DRAM のセル面積 4F²：交点 1 個分の面積と縦型トランジスタ

DRAM のセル面積は $a{F}^2$ と書かれます。$F$ は最小加工寸法。では $a$ とは何の数でしょうか。

答えは「ワード線とビット線の交点をいくつ使うか」です。$a=4$ なら交点 1 個ぶん、$a=6$ なら 1.5 個ぶん。この言い換えを通すと、$a$ を下げることが何を要求するかが一気に具体的になります。

$a$ は、交点をいくつ使うかを数えた値

ワード線が $2F$ 周期（線幅 $F$ ＋間隔 $F$）、ビット線も $2F$ 周期で走ります。交点 1 個が占める面積は $2F\times 2F=4F^2$。

$4F^2$ は、交点 1 個ぶんという下限です。ワード線とビット線を $2F$ 周期で走らせる限り、面積はここで止まります。

$F=15$ nm で数を入れます。

比は 1.5 倍。同じ $F$ のまま、同じ面積へ 1.5 倍のビットが入ります。露光の世代を進めずに密度を 5 割上げられるので、この 1 段は大きい。

読み出しに要る容量は、転送比が左右している

セルを小さくすると、キャパシタも小さくなります。どこまで小さくできるかは、読み出しの側が決めます。

読み出しはこうです。ビット線を $V_{DD}/2$ にプリチャージし、セルのキャパシタをつなぐ。電荷が分配され、ビット線の電位が少し動きます。その動きをセンスアンプが増幅します。

電荷保存から、電位の変化は

$C_s/(C_s+C_{BL})$ を転送比と呼びます。

数を入れます（以下の 3 つは手順を示すために据えた値で、特定製品の実測値と別です）。

$C_s$ を半分にしても、信号は 0.57 倍で踏みとどまります。分母にも $C_s$ が入っているためです。この非線形性が、セル容量を減らす側の余地をわずかに広げています。

2023 年の DRAM 向け低電力単一ビット線負荷センスアンプの研究²2Low-Power Single Bitline Load Sense Amplifier for DRAM (2023)が相手にしているのは、この信号を受ける側の回路です。DRAM が電力・性能・エネルギーの隘路になっているという認識から出発し、センスアンプの回路最適化をエネルギー削減の有効な手段として挙げています。

同じ報告が、もう 1 つの事情に触れています。電力管理の機構も微細化の手法も、DRAM キャパシタの小さくなる占有面積のために、性能の低下や困難に直面している。

読み出しの側から見た条件が、ここに 2 つ並びます。

1. $C_s$ が減ると $\Delta V_{BL}$ が減る
2. $\Delta V_{BL}$ が減るとセンスアンプの余裕が減り、消費電力と遅延が増える

保持に許される漏れは、$C\cdot \Delta V/t$ で決まる

もう 1 つの条件が保持時間です。キャパシタの電荷は漏れます。許容できる電位降下を $\Delta V_{\mathrm{ret}}$、リフレッシュ間隔を $t$ とすると、許される漏れ電流は

3 つの量が掛け算と割り算で並ぶだけの式です。$C_s$ が減ると、許される漏れも比例して減ります。

数を入れます（以下も手順を示すために据えた値です）。

リフレッシュ間隔を 64 ms から 5 s へ延ばすと、許される漏れは 78 分の 1 です。リフレッシュの回数そのものがエネルギーと性能を食うことは、2013 年の保持挙動の実験研究³3An experimental study of data retention behavior in modern DRAM devices (2013)が量的に示しています。保持時間を延ばす要求は、リーク電流の仕様を桁で厳しくします。

面積を半分にすると、アスペクト比は 4 倍要る

キャパシタを円筒とみなします。側面積は

$d$ は直径、$h$ は高さ。容量は $C={\epsilon }_0{\epsilon }_{r}A/t_{\mathrm{ox}}$ なので、容量を保つには $A$ を保ちます。

$F$ が半分になると、使える直径 $d$ も半分になります。$A=\pi dh$ を保つには $h$ を 2 倍。するとアスペクト比は

世代が 1 つ進むごとに、アスペクト比が 4 倍要ります。

この幾何が、加工と成膜の両方へ跳ね返ります。2025 年の高アスペクト比トレンチキャパシタ向け HfO₂ のリモートプラズマ ALD の研究⁴4Deposition of HfO2 by Remote Plasma ALD for High-Aspect-Ratio Trench Capacitors in DRAM (2025)が、その現場を示しています。

試験構造の寸法はこうです。

TiN を上下電極とする MIM キャパシタを、リモートプラズマ ALD（RP-ALD）とダイレクトプラズマ ALD（DP-ALD）の 2 通りで作り、リーク電流密度と等価酸化膜厚で比べています。

結果が方式の差を分けています。

• RP-ALD — プラズマ誘起損傷を効果的に抑え、欠陥密度とリーク電流を低減した
• DP-ALD — 膜質そのものは優れていたが、直接のプラズマ曝露により横方向の均一性が劣化した

「膜質が良い」ことと「深い穴の奥まで均一に付く」ことが、別の性能として割れています。平坦な試料で膜質を比べると DP-ALD が勝ち、アスペクト比 7 の穴で比べると RP-ALD が勝つ。測る構造を間違えると、逆の結論が出ます。

誘電体では、リークと誘電率が引き合う

キャパシタの誘電体には、誘電率を上げつつリークを抑えるという 2 つの要求が同時に掛かります。2021 年の DRAM キャパシタ誘電体向け Al ドープ TiO₂ 薄膜のリーク電流特性の研究⁵5Leakage Current Characteristics of Atomic Layer Deposited Al-Doped TiO2 Thin Film for Dielectric in DRAM Capacitor (2021)が、この引き合いを 1 つの材料系で追っています。

手口は TiO₂ への Al ドープで、TiO₂ 成膜の途中に Al₂O₃ の成膜を挟みます。XPS から機構が確かめられています。

「TiO₂ 薄膜中の Al ドープ量が多いほど、酸素空孔は少なかった。酸素空孔が減ると、TiO₂ 薄膜の n 型特性が弱まる。」

連鎖はこうです。Al ドープ → 酸素空孔が減る → n 型性が弱まる → リークが減る。

数字も並びます。

リークが 3 桁下がりました。肝心の点です。「Al をドープしても誘電率は 20 を上回ったままだった。」

縦に立てると、ボディが浮く

$4F^2$ がトランジスタを縦に立てることを要求する、という話へ戻ります。立てると新しい問題が 1 つ生まれます。

2026 年の垂直チャネル DRAM アクセストランジスタにおける浮遊ボディ効果の抑制に関する研究⁶6Three-layer work-function gate for suppressing floating-body effects on vertical-channel DRAM access transistors (2026)が、問題の形をそのまま書いています。

「高密度 DRAM のアクセストランジスタとして用いられる垂直チャネルトランジスタでは、ボディが電気的に浮遊した状態になり、データ保持を劣化させる浮遊ボディ効果（FBE）を引き起こす。」

平面のトランジスタでは、ボディが基板へつながっています。縦に立てると、チャネルの下がソース／ドレインで塞がれ、ボディへ電位を与える経路が絶たれます。

同じ報告が、それまでの研究の偏りを指摘しています。

「従来の研究の多くは、ストレージノード接合でのゲート誘起ドレインリーク（GIDL）を低減して『1』状態の保持を改善することに集中しており、『0』状態の保持は手つかずのまま残されていた。」

「1」と「0」で、保持の壊れ方が別です。そこでこの研究が提案するのが3 層仕事関数ゲート構造です。

混合モード TCAD で、1 層・2 層・3 層の仕事関数ゲートを動的保持条件と静的保持条件の両方で比べ、提案構造が「1」「0」両状態で FBE を抑えたと報告されています。

縦に立てるという 1 つの決定が、ゲートを 3 層に分けるという別の決定を呼んでいます。面積の目標から構造が決まり、構造から材料の要求が決まる——この連鎖が、$4F^2$ という 1 つの数字の中身です。

保持時間は、分布として持つ

ここまで保持時間を 1 つの値として並べてきました。実際の姿は分布です。2013 年の現代の DRAM デバイスにおけるデータ保持挙動の実験研究³が、大規模な実測を報告しています。

測定の規模はこうです。温度制御した FPGA ベースの試験プラットフォームで、5 社の主要ベンダから 248 個の市販 DDR3 DRAM チップの保持時間情報を集めています。

2 つの現象が観測されました。

どちらも「セルごとに固定の保持時間がある」という前提を崩します。

報告は、現行システムの動き方を書いています。「現在のシステムでは、すべての DRAM セルが、最も保持時間の短いセルの完全性を保証するのに要る速度でリフレッシュされる。その結果、保持時間の長いセルに対して不要なリフレッシュが発生する。」

分布の左端 1 個が、全体のリフレッシュ周期を左右しています。先行研究が提案してきた「セルごとの保持時間の差を利用して不要なリフレッシュを減らす」機構は、各セルの保持時間を知っていることを前提にします。データパターン依存性と可変保持時間は、その前提を直接揺らします。

キャパシタを捨てる道

最後に、ここまでの条件を根元から組み替える方向をたどっておきます。キャパシタをやめる。2024 年のドーピングとキャパシタを省いた 1T-DRAM セルの研究⁷7Doping- and capacitor-less 1T-DRAM cell using reconfigurable feedback mechanism (2024)が、その一例です。

構成はこうです。5 nm 厚の真性シリコンボディに対して、

• ドレインに白金、ソースにアルミニウムを接触させ、電荷プラズマ法でボディを仮想的に p⁺-i-n⁺ へドープする
• 真性チャネル領域の上へ、2 つの結合した極性ゲートと 1 つの制御ゲートを据える
• 極性ゲートへの電圧でボディを仮想的にドープし、チャネル内部にポテンシャルの井戸を作る
• その井戸へ電荷を蓄え、また抜くことで、キャパシタを置き換える

報告されている特性は、オン／オフ電流比が約 10⁹、急峻なスイッチング、そして短い書き込み時間です。

この方式では、前半で作った条件の表が書き換わります。$C_s$ という量がそもそも姿を消すので、転送比の式も $C\Delta V/t$ の式も、別の形になります。ただし保持はポテンシャル井戸の深さで決まるので、「電荷が漏れる」という問題そのものが消えるわけではありません。

現場で動く判断

1. $a{F}^2$ の $a$ を、交点の数として書き直します。$4F^2$ は交点 1 個ぶんで、$2F\times 2F$ の正方形。平面にトランジスタを寝かせる長さが尽きるので、垂直セルトランジスタが構造上の帰結になります。

1. $C_s$ を減らす影響を、2 つの経路で数えます。読み出し信号は $C_s/(C_s+C_{BL})$ で減り、許される漏れは $C_s\Delta V/t$ で減ります。$C_s$ が 2 つの条件に同時に入っているので、維持が最優先になります。

1. リフレッシュ間隔を延ばす要求は、リーク仕様を桁で動かします。64 ms から 5 s へ延ばすと、許される漏れは 78 分の 1 です。

1. $F$ が半分になると、キャパシタのアスペクト比は 4 倍要ります。$A=\pi dh$ を保つ幾何から直接出ます。加工と成膜の要求は、世代ごとに 4 倍で立ち上がります。

1. 成膜方式は、平坦試料でなく実際のアスペクト比で比べます。膜質が優れる方式と、深い穴で均一に付く方式が別になりえます。7 : 1 の試験構造で逆転した例があります。

1. リーク低減の値打ちは、支配的な経路かどうかで決まります。キャパシタ誘電体・アクセストランジスタ・接合の 3 つを別々に測り、最大の項から手を付けます。支配的な経路の外なら、3 桁の改善でも保持時間はそのままです。

1. 保持時間は、分布として持ちます。248 個の市販チップの実測³は、データパターン依存性と可変保持時間という 2 つの現象を示しています。セルごとに固定の保持時間がある、という前提から離れます。

1. 垂直構造では「1」と「0」の保持を別々に確かめます。GIDL 対策は「1」側へ乗ります。「0」側はチャネルの空乏を保つ別の手立てが要ります。