3D NAND の層数：先に効くのは縦の寸法より階段の面積

3D NAND の層数は増え続けています。では、どこに上限が来るのでしょうか。

縦の寸法から確かめます。1 層あたりの積層ピッチを 50 nm とすると（この値は手順を示すために据えたものです）、

200 層 \times 50 nm = 10 μ m, 800 層 \times 50 nm = 40 μ m

最薄のベアダイが 40 µm 前後なので、800 層でようやくダイ厚に並びます。縦の寸法は、当面の層数に対して余裕を持っています。

上限を与えるのは横の会計です。ワード線は 1 層に 1 本。1 本ごとにコンタクトが要り、コンタクトを取るために階段を掘ります。階段の面積が層数に比例して増えるので、面密度は層数に対して飽和します。

面密度は、層数に対して飽和する

会計を書きます。階段の段数がワード線の本数と一致することは、2020 年のワード線位置に応じた抑止チャネル電位の研究¹が用いる WL0〜WL15 という番号付けにそのまま表れています。1 つのブロックについて、

記号	意味
$N$	層数
$n_{0}$	1 層 1 ブロックあたりのビット数
$A_{0}$	セルアレイが占める面積（層数によらず一定）
$c$	階段が 1 層あたりに使う面積

ビット数は $N n_{0}$ 、面積は $A_{0} + c N$ 。面密度は

D (N) = \frac{N n _{0}}{A _{0} + c N}

$N \to \infty$ の極限で

D (\infty) = \frac{n _{0}}{c}

層を無限に積んでも、面密度は $n_{0} / c$ で頭打ちです。上限を左右しているのは $A_{0}$ でも層数でもなく、階段が 1 層あたりに食う面積 $c$ だけです。

用語

飽和の半分に達する層数

$N^{*} \equiv A_{0} / c$ と仮定すると、式は

\frac{D ( N )}{D ( \infty )} = \frac{N}{N ^{*} + N}

という 1 変数の形になります。

$N$	飽和値に対する割合
$0.33 N^{*}$	25%
$N^{*}$	50%
$3 N^{*}$	75%
$9 N^{*}$	90%

$N = N^{*}$ で飽和値のちょうど半分。1 層増やしたときの限界利得は

\frac{d D}{d N} \propto (\frac{N ^{*}}{N ^{*} + N})^{2}

$N = N^{*}$ では、初期の 4 分の 1 まで落ちています。

だから設計上の問題は「何層積めるか」より「 $N^{*}$ がどこにあるか」になります。 $N^{*} = A_{0} / c$ なので、

階段の面積 $c$ を減らすと $N^{*}$ が右へ動き、同じ層数でより飽和から遠い側にいられます
アレイ面積 $A_{0}$ を増やす（ブロックを大きくする）と $N^{*}$ が右へ動きますが、ブロック単位の消去粒度が粗くなります

$c$ を減らす手が、階段の段差を複数層まとめて取る工夫や、コンタクトを縦へ折り畳む工夫です。どれも「1 層あたりの階段面積」という 1 つの量を下げる向きで揃っています。

1 回のエッチで抜ける深さには、目安がある

縦方向の工程側にも目安があります。チャネル孔は、積層膜を 1 回で貫きます。アスペクト比は層数に比例して上がります。

1997 年の極めて高いアスペクト比のコンタクト孔エッチングの特性に関する研究²は、この問題の古さを示しています。深い孔を掘る難しさは、3D NAND より前から同じ形で立っていました。

難しさの中身は、深くなるほど孔の底へ届くイオンとラジカルの量が減ることです。孔の側壁が入射を遮り、生成物の排出も遅くなります。

2010 年のオンウェーハモニタリングによる高アスペクト比ビア／孔エッチングの異常プロファイル予測³は、この異常を予測する側を追っています。異常が出てから断面を取るのでなく、加工中の信号から先に見込むという方向です。

孔の形の異常を、3 つに分けて数える

2024 年の 3D 垂直 NAND のチャネル孔欠陥に対する電気的スクリーニング手法の研究⁴が、異常を 3 種類に名付けています。

欠陥	形
Not-Open	底の手前で止まる
Bowing	途中が樽型に膨らむ
Bending	孔が曲がる

これらは「基本的な NAND 動作の不全」という致命的な故障を招きます。だから出荷前に電気的に検出・除去する必要があります。

提案されている手順は 2 段です。

パターンベースのスクリーニング — 欠陥の型に応じてテストパターンを最適化する。硬い（Hard）チャネル孔欠陥の検出に有効
ストレスベースのスクリーニング — 隠れた軟らかい（Soft）欠陥を、NAND フラッシュの信頼性を損なわずに検出する

実測です。実際の 3D NAND フラッシュチップ 160 個を使った実験で、各種のチャネル孔欠陥が効率的に検出・除去できることが示されました。さらにテスト時間の最適化により、総テスト時間が 72.2% 改善しています。

「検出できる」と「テスト時間に収まる」が別の性能だ、というのが要点です。72.2% の改善が併記されているのは、この 2 つが同時に要求されるためです。どれだけ確実な検出手順でも、量産で通るのはテスト時間に収まる範囲までです。

チャネル孔が真円から崩れると、電流の 5 割が一部へ集まる

孔の形は、欠陥として姿を示す前にセル特性のばらつきとして姿を示します。2023 年の非円形チャネルがしきい値電圧分布へ与える影響の研究⁵が、その機構を追っています。

TCAD で調べられているのは、電荷トラップ層（CTL）中の捕獲電子密度の不均一です。原因は、円形領域とスパイク領域のあいだで電界が別になること。

結果が数字で出ています。

「プログラムされた非円形セルの CTL には、捕獲電子の乏しい（LT）領域が存在し、これが電流の流れを著しく強める。スパイクの寸法が 15 nm に達すると、全電流の 50% 超がこれらの LT 領域を流れる。」

スパイク 15 nm で、電流の半分が一部の領域へ集まります。

ここが幾何とデバイスをつなぐ箇所です。エッチングの形の乱れが、そのまま電界の乱れになり、捕獲電子の分布の乱れになり、最後に電流経路の偏りになる。4 段の連鎖が、孔 1 個の中で閉じています。

同じ研究は、2 つのスパイクを持つセルについて、スパイクの高さ $H_{Spike}$ とスパイク間の角度 $θ$ を振った解析も行っています。形を記述する変数が 3 つ（寸法・高さ・角度）あり、それぞれが電荷分布としきい値電圧に効いています。

電荷トラップ層には、最適点がある

セル側の設計を追います。2026 年の電荷トラップ層工学とチャネル効果に関する TCAD 研究⁶が、主要な変数を振った結果を並べています。

変数	最適値・条件	根拠
トラップ密度 $N_{T}$	3〜5 × 10¹⁹ cm⁻³	これを超えると、プログラム／消去窓の増分利得が飽和する
トンネル酸化膜厚	4〜5 nm	プログラム速度と長期のデータ保持の最良の折り合い
ポリシリコンの粒径	50 nm 超	しきい値電圧分布の幅を著しく狭める

保持の数字です。最適化した Al₂O₃ ブロッキング酸化膜と組み合わせた場合、10 年で 15% 以下の電荷損失が示されています。

3 つの変数がそれぞれ別の性能に効いているのが要点です。

トラップ密度 → 窓の広さ（飽和あり）
トンネル酸化膜厚 → 速度対保持のトレードオフ
粒径 → ばらつきの幅

トラップ密度に飽和がある、という結果は設計判断を 1 つ確定させます。3〜5 × 10¹⁹ cm⁻³ を超えて密度を上げる工程開発が見合うのは、窓を広げる以外の目的がある場合です。同じ労力を粒径かトンネル酸化膜へ向けます。

電荷は、垂直方向にも動く

保持の劣化には、横方向の漏れとは別の経路があります。電荷トラップ層の中を、電荷が縦に動く。2026 年の電荷トラップ型 3D NAND における垂直再分布の研究⁷が、この機構を追っています。

位置づけが明確に書かれています。短期データ保持（STDR）は適切な読み出しマージンを確保するうえで最も重要な要因の 1 つであり、垂直再分布（VR）はその主要な成分である。ところがその機構は明確に解明されてこなかった。

TCAD で調べた結果、2 つの候補機構のうち一方が優勢だと結論されています。

機構	合否
移動–捕獲	優勢
放出–移動–捕獲	従属的

判断の根拠として、プール・フレンケル放出の時間の解析が挙げられています。

しきい値電圧シフト $Δ V_{th}$ の時間変化が、捕獲速度と脱出速度の関数としてモデル化され、TCAD の結果とよく一致しました。さらに窒化膜厚 $T_{n}$ と総窒化膜トラップ密度 $N_{t}$ が VR 特性へ与える影響が解析されています。

2 つの報告が、同じ変数へ逆向きの要求を掛ける

前節と本節の 2 つを並べ直すと、同じ変数に 2 つの要求が掛かっていることが分かります。

変数	プログラム／消去窓の側	垂直再分布の側
窒化膜（CTL）の厚み	厚いほど電荷を多く蓄えられる	厚いほど縦に動く距離が長い
トラップ密度	3〜5 × 10¹⁹ cm⁻³ まで窓が広がる	捕獲点が増えると移動–捕獲の経路が増える

窓を広げる向きと、垂直再分布を抑える向きが逆です。

だから最適点が「窓の飽和点」より手前に来る可能性があります。前節の 3〜5 × 10¹⁹ cm⁻³ は窓だけを見た最適値です。垂直再分布を加えた総合の最適は、それより低い側にありえます。

トラップ密度を振った実験で、プログラム／消去窓と、短期データ保持のしきい値シフトを、同じ水準で両方測ります。窓だけを測ると、飽和点まで上げる判断になります。

同じパターンでも、ワード線の位置で電位が別になる

セルの特性は、縦方向の位置にも依存します。2020 年のワード線位置に応じた 3D NAND の抑止チャネル電位の研究¹が、この依存を測っています。

対象は自然局所セルフブースト（NLSB）——書き込みを抑止したいセルのチャネル電位を、自然に持ち上げる仕組みです。

同じパターンを与えたとき、上部セル（WL11〜WL15）と下部セル（WL0〜WL4）は、同一の対称な電位ブーストを示した
中央部（WL6〜WL10）では、電位ブーストの変化はわずかで、これもほぼ同じだった
ダミーワード線（DWL）がある場合、端のワード線に対する NLSB は DWL のパターンに応じて動いた。一方、DWL はパターンによらず主セルの NLSB へ影響しなかった

端のワード線の電位を高く保つことで、DWL を使って主セルと端ワード線のあいだの電位差を減らせる。

「端だけが別」という構造が要点です。中央部は互いにほぼ同じで、上端と下端が対称に振る舞う。だから層数を増やしたとき、増えるのは「中央と同じ層」の数です。特性が別になる層の数は、上端と下端のぶんで一定のままです。

これは前半の面積の会計と、方向が揃っています。層を増やすことで追加されるのは、ほぼ同じ特性の層と、1 層ぶんの階段面積。セル特性の側からは層数を増やす障害が小さく、面積の会計の側から飽和が来る——冒頭の主張は、この 2 つの観測が支えています。

現場で動く判断

面密度の飽和値は $n_{0} / c$ で、層数によらず一定です。上限を左右しているのは階段が 1 層あたりに食う面積 $c$ だけです。層数の話より、 $c$ を下げる工夫のほうが上限を動かします。

$N^{*} = A_{0} / c$ を自分の設計で出します。 $N = N^{*}$ で飽和値の半分、1 層あたりの限界利得は初期の 4 分の 1。いま何層目にいるかより、 $N / N^{*}$ がいくつかを追います。

縦の寸法はまだ余裕があります。積層ピッチ 50 nm なら 800 層で 40 µm。最薄のベアダイ厚と並ぶのはその辺りです。

チャネル孔の異常は 3 型に分けて数えます。Not-Open・Bowing・Bending。硬い欠陥はパターンベース、隠れた軟らかい欠陥はストレスベースで拾います。

検出率とテスト時間を、同じ表へ書き入れます。2024 年の手法⁴が 72.2% のテスト時間改善を併記しているのは、2 つが同時に要求されるためです。

孔が真円から崩れた影響は、欠陥より先にばらつきとして出ます。スパイク 15 nm で全電流の 50% 超が一部領域へ集まります。形の変数は寸法・高さ・角度の 3 つで記述します。

トラップ密度は 3〜5 × 10¹⁹ cm⁻³ で窓が飽和します。それを超えて上げる工程開発が見合うのは、窓を広げる以外の目的がある場合です。同じ労力を粒径（50 nm 超）かトンネル酸化膜厚（4〜5 nm）へ向けます。

トラップ密度を振るときは、窓と短期保持を同じ水準で両方測ります。窓を広げる向きと垂直再分布を抑える向きが逆なので、窓だけを測ると飽和点まで上げる判断になります。

3D NAND の層数：先に効くのは縦の寸法より階段の面積

面密度は、層数に対して飽和する

1 回のエッチで抜ける深さには、目安がある

チャネル孔が真円から崩れると、電流の 5 割が一部へ集まる

電荷トラップ層には、最適点がある

電荷は、垂直方向にも動く

同じパターンでも、ワード線の位置で電位が別になる

現場で動く判断

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1 回のエッチで抜ける深さには、目安がある

チャネル孔が真円から崩れると、電流の 5 割が一部へ集まる

電荷トラップ層には、最適点がある

電荷は、垂直方向にも動く

同じパターンでも、ワード線の位置で電位が別になる

現場で動く判断

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