講座集 / メモリデバイス
VOL.06
メモリデバイス
セル面積と蓄積電荷。DRAM と NAND の設計を、1 本の収支の式で追う。
- 回
- 6
- 通して読む目安
- 2.4 h
- 出典
- 36
- 対象
- 半導体デバイスの設計・プロセスに関わる人。MOSトランジスタとキャパシタの初歩があれば読める。
- 読み終えたときにできること
- メモリの構造を暗記ではなく収支でつなぐ。セル面積・読み出し信号・保持時間の3つを1本の式で行き来でき、構造が変わったときにどの項が動くかを自分で追える状態を目指す。
全 6 回
- 標準 3
- 応用 3
- 01 DRAM のセル面積 4F²：交点 1 個分の面積と縦型トランジスタ 4F² は、ワード線とビット線の交点 1 個にセルを収める面積です。トランジスタは縦に立てるしかなく、ボディが浮くという代償が付きます。面積を半分にするとキャパシタの縦横比が 4 倍要ることも、面積・信号・保持を結ぶ 1 本の式から出ます。 24 分
- 02 3D NAND の層数：先に効くのは縦の寸法より階段の面積 層を積むほど、ワード線を引き出す階段がダイの面積を食い、ビット密度は層数に比例して伸びなくなります。高さのほうは 1 層 50 nm でも 800 層でようやくダイの厚さに届くので、まだ余裕があります。 23 分
- 03 DRAM の保持予算：30 fF のセルに許されるリークは 30 fA DRAM の保持仕様を決めるのは平均的なセルではなく、100 億個のうち最も早く電荷を失う 1 個です。分布の裾が少し広がるだけで、中央値に求める保持性能は 4 倍以上になり、温度も 10 K ごとに 2 倍余りで効きます。 23 分
- 04 高アスペクト比のエッチング：比 100 の穴に入る角度は 0.573 度 深い穴の底へイオンをまっすぐ届けるのに要るエネルギーはアスペクト比の 2 乗で増え、中性種が底に届く割合は比に反比例して減ります。穴を 2 段に分けて掘ると、イオンへの要求は 1 段あたり 4 分の 1 になります。 24 分
- 05 3D NAND の最適層数：150〜300 層に広がる平らな谷 層を足すほどビット単価は下がりますが、その効き目は層数の 2 乗で薄まり、階段の面積と 1 層ごとの費用がやがて上回ります。最適点を 1000 層まで動かすには何をどれだけ下げる必要があるかを見積もります。 23 分
- 06 キャパシタの界面層：0.5 nm が EOT の 4 割を占める 界面層を 1 枚なくすことは、芯の誘電率を 45 から 65 へ上げるのと同じだけ EOT を下げます。公開された 2 つの DRAM キャパシタ膜から、この換算を導きます。 24 分