3D NAND の最適層数：150〜300 層に広がる平らな谷

積層メモリの層数を止めているものを探すと、物理の壁が先に出てきます。壁はまだ遠いところにあります。

2023 年の GIDL 消去の自己適応が積層数の増加を後押しする研究¹は、消去動作が成り立つ層数の上限を求め、現在のシミュレーションで使っている層数の 4 倍を超えると報告しています。

2022 年の積層と微細化がしきい値電圧へ及ぼす影響の研究²は、ストリング内の上端セルと下端セルのしきい値差が主に面内の微細化で決まり、積層の高さへの依存は弱いことを TCAD で示しています。

高さそのものが壁になっている、という描像を支える数は、ここまでゼロです。止めているのは別の量です。

ビット単価は $(k_{0} + k_{1} N) / (N (1 - β N))$

単位面積あたりで数えます。層数を $N$ 、面積あたりの固定費を $k_{0}$ 、1 層あたりの限界費用を $k_{1}$ とすると、面積あたりの費用は

k (N) = k_{0} + k_{1} N

$k_{0}$ は層数から独立な工程（基板・周辺回路・組立・検査）、 $k_{1}$ は積むたびに掛かる工程（成膜とエッチ）です。

ビットの側は、層数に比例して増えます。ただしワード線を引き出す階段が面積を食う。階段が 1 層あたり面積の割合 $β$ を使うとすると、配列に残る面積は $1 - β N$ 。

b (N) \propto \frac{N ( 1 - β N )}{a _{cell}}

割ってビット単価を出します。

κ (N) \propto \frac{k _{0} + k _{1} N}{N ( 1 - β N )}

分子は $N$ の 1 次、分母は $N$ の 2 次で頭打ちになる形です。最小値を持ちます。 $k_{1}$ の中身がアスペクト比依存のエッチ³であることも、同じ式の上で読めます。

用語

1 層足す利得が $1/ N^{2}$ で薄まること

階段の項を外して、 $κ \propto (k_{0} + k_{1} N) / N$ を取り出します。

\frac{d κ}{d N} = \frac{k _{1} N - ( k _{0} + k _{1} N )}{N ^{2}} = - \frac{k _{0}}{N ^{2}}

1 層足したときのビット単価の下がり幅が、層数の 2 乗で薄まります。

層数 $N$	1 層足す利得（ $N = 50$ を 1.00 として）
50	1.00
100	0.25
250	0.040
500	0.010
1000	0.0025

50 層のときの 1 層と、1000 層のときの 1 層では、価値が 400 倍別です。

$k_{1}$ が同じままなら、この利得はいつか $k_{1}$ を下回ります。そこが階段の項を入れる前の境目です。

最適層数は $k_{0} / (β k_{1})$

$κ (N)$ を微分してゼロと等号で結びます。

β k_{1} N^{2} + 2 β k_{0} N - k_{0} = 0

$β k_{0} ≪ k_{1}$ のとき、解は

N^{*} \approx \frac{k _{0}}{β k _{1}}

最適層数は、階段の面積率と 1 層あたり限界費用の積の平方根に反比例します。

$k_{0} = 1$ に規格化して数を入れます。

$β k_{1}$	$N^{*}$
$6.4 \times 1 0^{- 5}$	125
$1.6 \times 1 0^{- 5}$	250
$4 \times 1 0^{- 6}$	500
$1 \times 1 0^{- 6}$	1000

250 層の最適点を 1000 層へ動かすには、 $β k_{1}$ を 16 分の 1 にすることになります。平方根の内側にあるので、層数を 4 倍にする要求が積で 16 倍になる。物理の側の上限が現行の 4 倍超¹であることと、この経済の側の条件は独立です。

$β$ と $k_{1}$ のどちらを下げても、同じ重みで乗ります。片方を 4 分の 1 にするか、両方を 4 分の 1 ずつにするか。

最適点は点より、150 層から 300 層の平らな谷

$N^{*}$ という 1 点を出しましたが、曲線の形も同じくらい乗ります。

$β = 4 \times 1 0^{- 4}$ （250 層で階段が面積の 10%）、 $k_{1} = 0.04$ 、 $k_{0} = 1$ で $κ (N)$ を表にします。

層数 $N$	階段が食う面積	相対ビット単価
100	4%	1.066
150	6%	1.016
200	8%	1.002
226	9%	1.000（最適）
250	10%	1.001
300	12%	1.008
500	20%	1.075
1000	40%	1.399

150 層から 300 層まで、ビット単価の差は 2% 未満です。書き込み抑止時のチャネル電位がワード線の位置で動く⁴ような、層数とともに増える設計上の手間は、この 2% とは別に積み上がります。

最適点は谷底の 1 点より、平らな谷です。だからこの範囲の層数は、ビット単価以外の理由（歩留まり、開発期間、装置の保有、製品の要求）で選べる。

1000 層はビット単価で 40% 高い。階段が面積の 4 割を食うためです。「積めるから積む」が成り立つ範囲は、この表の中にあります。

階段の面積率を下げる操作と、限界費用を下げる操作

$β k_{1}$ を 16 分の 1 にする道は、2 つへ割れます。

$k_{1}$ の側は、工程の数そのものです。2026 年の統合エッチによる 3D NAND のビット単価スケーリング³が、この方向を正面から追っています。

3D NAND がおもに z 方向へスケールするため、アスペクト比依存のエッチがビット単価のスケーリングを制限する主要因になっている。

対処は、工程を 1 本に減らすことでした。ONON のメモリチャネルのエッチと、SiO₂ 層間絶縁膜のコンタクトエッチを統合する。層間絶縁膜へ添加を入れることで、SiO₂ 側のコンタクトの深さとプロファイルを制御しつつ、メモリチャネルの低温エッチ工程を同じまま保った、という構成です。

同じ研究は、共添加によって高いエッチ速度を保ちながら、エッチ副生成物の再堆積の管理を通じてプロファイル制御を可能にしたことも報告しています。下流への影響は、熱リン酸のウェットエッチ速度と絶縁膜のリーク電流で確かめられている。

「工程を 2 本から 1 本へ」が、 $k_{1}$ を直接下げる操作です。上の表で言えば、 $k_{1}$ が半分になれば $N^{*}$ が $2 = 1.41$ 倍。

操作	$β k_{1}$	$N^{*}$ の倍率
$k_{1}$ を半分	0.5	1.41 倍
$k_{1}$ を 4 分の 1	0.25	2.00 倍
$β$ を 4 分の 1 かつ $k_{1}$ を 4 分の 1	0.0625	4.00 倍

どちらか片方を 16 分の 1 にするか、両方を 4 分の 1 ずつにするか。後者のほうが、それぞれの工程にとっては現実的な目標になります。

面内の寸法が、別の帳簿から同じ答えを返す

層数の話をしていると、面内の寸法を見落とします。同じビット単価の式の中で、 $a_{cell}$ として掛かっています。

2014 年のビットコストスケーラブル型 3D NAND のセル設計の研究⁵が、この換算を具体的に出しています。制御ゲート長と間隔をそれぞれ 20 nm（層ピッチ 40 nm）、チャネル穴の直径を 90 nm とする設計で、22 層を積むと実効セル面積が平面 NAND の 15 nm 技術に相当する。

実効セル面積は層数に反比例するので、等価な平面ノードは $1/ N$ で縮みます。

F_{equiv} (N) = 15 nm \times \frac{22}{N}

層数 $N$	等価な平面ノード
22	15.0 nm
100	7.0 nm
250	4.4 nm
500	3.1 nm
1000	2.2 nm

250 層は、平面の 4.4 nm ノードに相当します。平面の側でこの寸法へ到達する費用と、250 層を積む費用。この 2 つを並べたところで、2 つの技術が同じ表に乗る。

同じ研究は、穴の直径についても結果を出しています。直径 90 nm ではマカロニ型の本体チャネルが特性を改善するが、直径 60 nm ではマカロニ型を省いたセルのほうが特性が良い。

寸法が動くと、最適な構造そのものが入れ替わります。90 nm 向けに最適化した構造を 60 nm へ持ち込むと、逆向きになる。

積むほど、ストリング内の位置依存が出てくる

層数を増やすと、階段の面積以外にも払うものがあります。ストリングの上下で動作条件がずれることです。

2020 年のワード線の位置による 3D NAND のチャネル電位の抑制の研究⁴が、この位置依存を追っています。書き込みを抑止するときのチャネル電位が、ワード線の位置で別の値になる。

上で引いた 2022 年の研究が、この位置依存の出どころを切り分けています。

変える量	上端セルと下端セルのしきい値差
面内の微細化	主にここで決まる
積層の高さ	寄与は弱い

位置依存の主因は、高さより面内の寸法でした。チャネル穴の断面がマカロニ型からナノワイヤ型へ移ることが原因として挙げられている。

だから「積んだから上下がずれた」という筋書きは、この研究の結果と逆を向きます。穴を細くしたことのほうが効いている。

回路側の対処も出ています。2024 年のアドレス依存の分割ビット線 NAND フラッシュ⁶は、ビット線を分割してアドレスに応じて使い分ける構成で、遅延とエネルギーを減らす方向です。

位置依存を消す代わりに、位置ごとに別の条件で動かす。物理を揃える設計と、ずれた物理を前提に回路で受ける設計が、2 本並んでいます。

現場で動く判断

ビット単価は $(k_{0} + k_{1} N) / (N (1 - β N))$ です。 $k_{0}$ は層数から独立な工程、 $k_{1}$ は積むたびの工程、 $β$ は階段の面積率。3 つを分けて見積もるところから始めます。

1 層足す利得は $k_{0} / N^{2}$ で薄まります。50 層のときの 1 層と 1000 層のときの 1 層では、価値が 400 倍別。層数の議題は、いまの $N$ を分母へ入れてから始めます。

最適層数は $k_{0} / (β k_{1})$ です。250 層を 1000 層へ動かすには $β k_{1}$ を 16 分の 1。平方根の内側にあるので、層数の 4 倍が積の 16 倍になります。

最適点は平らな谷です。150 層から 300 層でビット単価の差が 2% 未満。この範囲の層数は、単価以外の理由で選べます。

1000 層はビット単価で 40% 高い水準です。階段が面積の 4 割を食うため。「積める」と「積むほうが安い」を別の行で持ちます。

$k_{1}$ は工程の本数で下がります。チャネルのエッチと層間絶縁膜のコンタクトエッチを統合³した例があります。 $k_{1}$ が半分なら $N^{*}$ は 1.41 倍です。

$β$ と $k_{1}$ を 4 分の 1 ずつにすると、片方を 16 分の 1 にするのと同じです。それぞれの工程にとっての目標は、後者のほうが現実的です。

等価な平面ノードは $15 nm 22/ N$ です。22 層・層ピッチ 40 nm が平面 15 nm に相当⁵。250 層で 4.4 nm、1000 層で 2.2 nm。平面側の費用と同じ表に乗せます。

寸法が動くと、最適な構造が入れ替わります。直径 90 nm ではマカロニ型が有利、60 nm では不利⁵。次の寸法では、構造の選択から測り直します。

上下のしきい値差の主因は、高さより面内の微細化です。積層の高さへの依存は弱い²。「積んだから」という筋書きを、この結果と照らします。

物理の上限は、まだ遠いところにあります。消去動作が成り立つ層数は、現行の 4 倍超¹。止めているのは費用の式のほうです。

3D NAND の最適層数：150〜300 層に広がる平らな谷

ビット単価は $(k_{0} + k_{1} N) / (N (1 - β N))$

最適層数は $k_{0} / (β k_{1})$

最適点は点より、150 層から 300 層の平らな谷

階段の面積率を下げる操作と、限界費用を下げる操作

面内の寸法が、別の帳簿から同じ答えを返す

積むほど、ストリング内の位置依存が出てくる

現場で動く判断

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ビット単価は (k0​+k1​N)/(N(1−βN))

最適層数は k0​/(βk1​)​

最適点は点より、150 層から 300 層の平らな谷

階段の面積率を下げる操作と、限界費用を下げる操作

面内の寸法が、別の帳簿から同じ答えを返す

積むほど、ストリング内の位置依存が出てくる

現場で動く判断

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ビット単価は $(k_{0} + k_{1} N) / (N (1 - β N))$

最適層数は $k_{0} / (β k_{1})$