DRAM の保持予算：30 fF のセルに許されるリークは 30 fA

保持時間の仕様に載るのは「64 ms」のような 1 つの数字です。その 1 つの数字が立つ場所は、平均のセルより深いところにあります。

立っているのは、いちばん早く電荷を失うセルの上です。2012 年の保持時間を考慮した DRAM リフレッシュの研究¹1RAIDR, Retention-Aware Intelligent DRAM Refresh (2012)が、この構造を 1 行で書いています。既存の DRAM はデバイス中で最も漏れるセルが決めた速さで全セルをリフレッシュしている。

30 fF・1 V・100 ms で、予算は 30 fA

セル容量 $C$、読み出しに要る電圧余裕を確保するため電荷損失を割合 $f$ まで許すとします。保持時間 $t$ のあいだに失える電荷は $fCV$ なので、全リーク源の合計は

$f=0.1$、$V=1$ V で数を入れます。

30 fF のセルを 100 ms 保たせる予算は、30 fA です。1 秒なら 3 fA。保持時間を 10 倍にする要求は、リーク電流を 10 分の 1 にする要求と同じものです。

30 fA がどれくらいかを言い換えます。電子 1 個の電荷は $1.6\times 10^{-19}$ C なので

1 秒に 19 万個。セルに溜まっている電子は $30\mathrm{fF}\times 1\mathrm{V}/q=1.9\times 10^5$ 個なので、溜めた電子を 1 秒で全部失う速さの 10 分の 1 が予算です。

このリフレッシュ動作そのものが電力を食います。上の 2012 年の研究¹は、保持時間のビンごとに速さを変えることで リフレッシュ回数 74.6% 削減、DRAM 電力 16.1% 削減、システム性能 8.6% 向上を、メモリコントローラ側 1.25 KB の追加で得たと報告しています。削れる量がこれだけあるのは、大半のセルが予算をはるかに下回っているからです。

仕様が立つのは、100 億個のうち最も早く抜ける 1 個の上

セルごとの保持時間は散ります。2013 年の現代 DRAM デバイスにおけるデータ保持挙動の実験的研究²2An experimental study of data retention behavior in modern DRAM devices (2013)は、温度制御した FPGA の測定系で 5 社の DDR3 チップ 248 個から保持時間を集め、2 つの現象を報告しています。データパターン依存（あるセルの保持時間が、他のセルに入っているデータで大きく動く）と、可変保持時間（同じセルの保持時間が時間とともに移る）。

散り方を対数正規で書きます。保持時間の常用対数が、中央値 $\log t_{50}$、標準偏差 $\sigma$（桁単位）の正規分布に従うとする。$N$ 個のセルのうち最も短いものは、上側確率 $1/N$ の分位点に立ちます。

$z$ は容量の対数でゆっくり増えます。

容量が 100 倍になったときの $z$ の増分は 0.71 までです。一方 $\sigma$ は掛け算で入ります。$N=10^{10}$ で表にします。

$\sigma$ が 0.3 から 0.4 へ広がるだけで、必要な中央値が 4.3 倍になります。いっぽう容量を 10 倍にする代償は 1.28 倍。

つまり、この予算で支配しているのは $\sigma$ です。中央値を 4.3 倍にする材料の改良と、$\sigma$ を 0.1 桁狭める工程の改良は、同じ価値を持つ。可変保持時間があると、$\sigma$ は測定のたびに別の値を返します。

1000 個を直すと、裾の分位点が 3 桁動く

分位点は、直せる個数で動かせます。

最も漏れるセルを $R$ 個だけ冗長回路で置き換えられるなら、仕様を支える分位点は $1/N$ から $R/N$ へ移ります。

$N=10^{10}$、$\sigma =0.3$ で数を入れます。

100 億個のうち 1000 個、つまり 1000 万分の 1 を直すだけで、仕様が 2.2 倍伸びます。正規分布の裾が指数的に薄いので、少数の置き換えが分位点を大きく動かす。

2019 年の保持時間を考慮した汎用ハッシュ冗長修復による DRAM リフレッシュ間隔の延長³3Reducing DRAM Refresh Rate Using Retention Time Aware Universal Hashing Redundancy Repair (2019)が、この方向を実装しています。製造時の固定不良と、保持時間の短い弱セルの両方を、工程後に残ったスペア素子で修復する。可変保持時間の問題へは、起動時に弱セルを修復する組み込み自己修復と誤り訂正符号を当てる立て方です。

修復は歩留まりの道具として始まりましたが、この表では保持時間の道具になっています。同じスペア素子が 2 つの帳簿へ計上される。

2019 年の保持時間を考慮した自動リフレッシュ方式⁴4Retention-Aware DRAM Auto-Refresh Scheme for Energy and Performance Efficiency (2019)は、弱セルの分布を与えられた前提で、リフレッシュ方式をそのつど選び分ける枠組みを示し、3 次元積層の熱で弱セルが増えた場合でも同じ性能と電力効率を保ったと報告しています。弱セルの数そのものが、温度で動く量だということです。

容量の絶縁膜が使っているのは、予算の 1.5%

30 fA の予算を、経路ごとに割ります。まず容量の絶縁膜から。

2023 年の DRAM 容量向け TiN/Al2O3/HZO/Al2O3/TiN 積層の研究⁵55.1 A EOT and low leakage TiN/Al2O3/Hf0.5Zr0.5O2/Al2O3/TiN heterostructure for DRAM capacitor (2023)は、比誘電率 46.7、等価酸化膜厚 5.1 Å、そして ±0.5 V でリーク電流密度 $10^{-7}$ A/cm² 未満を報告しています。

等価酸化膜厚から単位面積あたりの容量を出します。

30 fF を作るのに要る面積は

この面積へリーク電流密度を掛けます。

30 fA の予算のうち 1.5% です。絶縁膜は、この予算の少数派の側にいる。

ワード線の低レベルは、しきい値より 0.5 V 下に要る

次にセルトランジスタの経路です。

チャネル幅 20 nm のトランジスタが予算 30 fA を全部使うとすると、単位幅あたりのオフ電流は

しきい値電圧は慣例として $10^{-7}$ A/µm が流れる点を指します。そこから 1.5 pA/µm まで下げる幅は

必要な電圧はサブスレッショルド係数 $S$ を掛けた値です。

ワード線の低レベルは、しきい値電圧より少なくとも 0.5 V 下へ要ります。負のワード線電位が要る理由が、この割り算にあります。

$S$ の下限そのものが温度で動きます。$S_{\min }=(kT/q)\ln 10$ なので、300 K で 59.5 mV、358 K で 71.0 mV。85 °C では、同じ桁数を稼ぐのに 19% 余計な電圧が要る。

構造で稼ぐ道と、電圧で稼ぐ道を同じ単位で比べます。2020 年の部分絶縁型埋め込みチャネルアレイトランジスタの研究⁶6Partial Isolation Type Buried Channel Array Transistor for a Sub-20 nm DRAM Cell Transistor (2020)は、従来の非対称ドーピング構造に対してオフ電流 43% 低減を報告しています。43% 低減は

$S=100$ mV/dec なら 24 mV ぶんです。構造の 43% 改善が、バイアス 24 mV と同じ重みになる。2 つを同じ単位へ翻訳すると、どちらへ投資するかが数で出ます。

この経路そのものを消す道もあります。2026 年の 4F² 向け IGZO 縦型チャネルトランジスタの報告⁷7High Performance and Reliable 4F2 IGZO Vertical Channel Transistor for Advanced DRAM Cell (2026)は、85 °C で 0.1 aA/µm 未満のオフ電流、49.5 µA/µm のオン電流、しきい値 −0.13 V を、100 nm 未満のチャネル長で示しています。

予算に対して 1500 万倍の余裕です。この材料を選ぶと、トランジスタの項が予算表から落ちる。残るのは接合と絶縁膜の項だけになります。

温度は、真性キャリア密度を通して 10 K ごとに 2.1 倍で乗る

接合の生成電流は真性キャリア密度 $n_i$ に比例します。

$E_g/2=0.56$ eV を入れて、温度感度を出します。

10 K あたり $e^{0.772}=2.16$ 倍。指数項が 93% を占めます。

25 °C から 85 °C までの比を、まとめて計算します。

生成電流が 51 倍になります。保持時間は逆数なので 51 分の 1。

仕様は、この表の下の行で書かれます。3 次元積層は、同じダイの中で行ごとに別の温度を作る。2019 年の自動リフレッシュの研究⁴が 3 次元積層の熱による弱セル増加を明示的に勘定へ入れているのは、温度が $\sigma$ の側へも入ってくるためです。

平均温度が同じでも、温度の分布が広がれば保持時間の分布も広がります。指数を通るので、温度の ±5 K は保持時間の ±1.45 倍。分布同士が掛かる。

現場で動く判断

1. 予算は $I\le fCV/t$ の 1 行です。30 fF・1 V・100 ms・損失 10% で 30 fA。保持時間の目標を 10 倍にする話は、リーク電流を 10 分の 1 にする話と同じものです。

1. 仕様が立つのは最も漏れる 1 個の上です。最も漏れるセルが全体の速さを与える¹ので、仕様は中央値と $\sigma$ の 2 つを測ってから立ちます。

1. $t_{\min }/t_{50}=10^{-z\sigma }$ を使います。$N=10^{10}$ で $z=6.36$。$\sigma$ が 0.3 から 0.4 へ広がると必要な中央値が 4.3 倍、容量 10 倍の代償は 1.28 倍。支配しているのは $\sigma$ です。

1. $\sigma$ は測定のたびに動きます。5 社 248 個の DDR3 チップの測定²が、データパターン依存と可変保持時間を報告しています。1 回の分布測定を固定値として使うと、裾を取りこぼします。

1. 1000 個の修復が、仕様を 2.2 倍にします。100 億分の 1000。残余スペアによる弱セル修復³は、歩留まりの帳簿と保持時間の帳簿の両方へ計上されます。

1. 絶縁膜の項は予算の 1.5% です。EOT 5.1 Å・$10^{-7}$ A/cm²⁵ を 0.443 µm² へ掛けて 0.44 fA。容量側の改良は、この予算表の別の行を動かすためのものです。

1. ワード線の低レベルは、しきい値より 0.5 V 下です。4.82 桁 × 100 mV/dec。85 °C では $S$ の下限が 71 mV/dec へ上がるので、同じ桁数に 19% 余計な電圧が要ります。

1. 構造の改善は桁で数えます。オフ電流 43% 低減⁶は 0.244 桁、$S=100$ mV/dec で 24 mV 相当。構造とバイアスを同じ単位へ翻訳してから比べます。

1. チャネル材料を替えると、項そのものが落ちます。85 °C で 0.1 aA/µm 未満⁷は予算の 1500 万分の 1。残るのは接合と絶縁膜です。

1. 温度は 10 K あたり 2.16 倍で乗ります。25 °C から 85 °C で 51 倍。温度の分布と保持時間の分布は掛かるので、$\sigma$ を縮めるには平均温度と温度の広がりの両方を揃えます。