抵抗ドリフトの補正：残るのは係数のばらつき × 時間の対数

相変化メモリを重みとして使うとき、抵抗が時間とともに上がります。この現象そのものを敵に据えると、対処の向きを取り違えます。

予測できる減衰なら、読み出し側を増幅して打ち消せるからです。消えるのは平均の分。残るのは、同じ素子がショットごとに別の速さで漂う分です。

ドリフトは $(t / t_{0})^{- ν}$ 、平均は増幅で消える

非晶質相のコンダクタンスは、時間のべき乗で下がります。

G (t) = G_{0} (\frac{t}{t _{0}})^{- ν}

$ν$ はドリフト係数です。両辺の対数を取ると

ln G (t) = ln G_{0} - ν ln \frac{t}{t _{0}}

対数の時間に対して直線です。

$ν$ が全素子で同じなら、読み出し電流を $(t / t_{0})^{ν ˉ}$ で増幅すれば元へ戻ります。時刻さえ分かっていれば、平均の減衰は打ち消せる。

実装も出ています。2024 年の非線形電流スケーリングによる相変化メモリのドリフト補償¹は、埋め込み相変化メモリ・電流減衰器・スパイキングニューロンからなる回路で、ばらつきを最大 5%、ドリフト係数を最大 57.8% 低減したと報告しています。

同じ研究は、素子の電流を時間とともに追う内在的な仕組みだけで 2 年にわたって分類精度を保ったこと、そして消費電力が 30 µW 未満であることも出しています。

補償の回路が 30 µW というのは、上の増幅 1 つで済むからです。

残差は $σ_{ν} ln (t / t_{0})$

平均 $ν ˉ$ で補正した後に残る誤差を出します。素子ごとの係数を $ν = ν ˉ + Δ ν$ とすると

\frac{G _{corrected}}{G _{0}} = (\frac{t}{t _{0}})^{- Δ ν} = exp [- Δ ν ln \frac{t}{t _{0}}]

$Δ ν$ が小さいところで展開して

ε \approx σ_{ν} ln \frac{t}{t _{0}}

残差は、係数のばらつきと時間の対数の積です。ドリフト係数そのものを 57.8% 下げた回路¹は、 $ν ˉ$ と $σ_{ν}$ を同時に下げる操作にあたります。

誤差を $ε$ 以内に収める条件を、見通す期間ごとに出します。 $t_{0} = 1$ 秒、 $ε = 1%$ で数を入れます。

見通す期間	$ln (t / t_{0})$	要る $σ_{ν}$
1 時間	8.19	$1.22 \times 1 0^{- 3}$
1 日	11.37	$8.80 \times 1 0^{- 4}$
1 か月	14.78	$6.77 \times 1 0^{- 4}$
1 年	17.27	$5.79 \times 1 0^{- 4}$
2 年	17.96	$5.57 \times 1 0^{- 4}$
10 年	19.57	$5.11 \times 1 0^{- 4}$

1 時間から 10 年へ延ばしたときに要求が厳しくなる幅は、2.39 倍までです。

対数なので、期間を 10 倍にする費用が一定です。桁が 1 つ増えるごとに $ln 10 = 2.30$ が足されるだけ。

上の 2024 年の研究が「2 年」を保証の単位にしているのは、この平坦さのためです。1 か月を 2 年へ延ばす要求は、 $6.77/5.57 = 1.22$ 倍まで。

要求の絶対値は、係数そのものの 4% 水準

$σ_{ν} \leq 5.79 \times 1 0^{- 4}$ が厳しい値なのかを、 $ν$ そのものと比べます。

2021 年のアナログ演算メモリ向け相変化メモリセルの特性とプログラミングアルゴリズムの研究²が、実測を出しています。90 nm の埋め込み相変化メモリ、Ge リッチの GST 合金。512 個のセルを 4 つのコンダクタンス準位へ書き込み、初期のコンダクタンスの散らばりは 6% 未満、相対的な電流雑音は多くの場合 9% 未満、そして相対的なコンダクタンスのドリフトは 14 時間後に最悪で 15%。

この最後の数から $ν$ を逆算します。 $t_{0} = 1$ 秒として

ν = \frac{- ln 0.85}{ln ( 14 \times 3600 )} = \frac{0.1625}{10.83} = 0.0150

$ν \approx 0.015$ 。上の要求と比べると

\frac{σ _{ν}}{ν} = \frac{5.79 \times 1 0 ^{- 4}}{0.0150} = 3.9%

ドリフト係数を 3.9% の相対精度で揃える、という要求です。

同じ研究が報告している初期コンダクタンスの散らばりは 6% 未満でした。別の量ですが、製造の一様性としては同じ桁です。手の届く範囲に映る、という読み方になります。

$ν$ のばらつきには、構造的な出どころがあります。2009 年の相変化メモリ配列における非晶質キャップの大きさとドリフトの依存性³が、ドリフトの指数が GST 層内の非晶質キャップの厚みに依存することを統計解析で示し、その原因を応力の違いに帰しています。

$σ_{ν}$ は寸法のばらつきから来ている。だから寸法の制御と同じ手立てが乗ります。

材料と構造の側から $ν$ 自体を下げる道もあります。2014 年の相変化メモリにおける抵抗ドリフト低減のための被覆層の役割⁴は、応力緩和のモデルで、相変化材料と被覆層の二軸弾性率の関係によってドリフトが増えも減りもすると示しています。同じモデルは、相変化材料の寸法を小さくすることと、非晶質と結晶の比を下げることがドリフトを改善する、とも述べている。

操作	$ν$ への向き
被覆層の二軸弾性率を選ぶ	増減のどちらにもなる
相変化材料の寸法を小さくする	下がる
非晶質と結晶の比を下げる	下がる

$ν$ を下げると、 $σ_{ν}$ の絶対値も一緒に下がります。相対的なばらつきが同じでも、絶対値は $ν$ に比例するためです。

精度を 1 ビット上げるたび、要求が半分になる

重みの精度をビットで数えると、要求が階段状に並びます。

$b$ ビットの重みを $\pm$ 半 LSB で保つ条件は $ε \leq 2^{- (b + 1)}$ 。1 年を見通す場合を表にします。

重みの精度 $b$	許される $ε$	要る $σ_{ν}$
4 ビット	3.13%	$1.81 \times 1 0^{- 3}$
5 ビット	1.56%	$9.05 \times 1 0^{- 4}$
6 ビット	0.78%	$4.52 \times 1 0^{- 4}$
7 ビット	0.39%	$2.26 \times 1 0^{- 4}$
8 ビット	0.20%	$1.13 \times 1 0^{- 4}$

1 ビットごとに要求が半分です。ビットスライスで精度を組み立てる手法⁵が、この階段のどこへ乗るかを決めます。

期間は対数、精度は指数。同じ表の中で、2 つの軸の費用がまったく別の形をしています。

動かす量	要求 $σ_{ν}$ への乗り方
見通す期間を 10 倍	$ln 10 = 2.30$ ぶん分母が増える（1 割ほど厳しく）
精度を 1 ビット	2 分の 1

だから「もっと長く保たせる」より「もっと精度を上げる」のほうが、桁で高い要求になります。

列の和では、 $N$ で緩む

ここまで 1 個の重みの話でした。行列ベクトル積で使うのは、列の和です。

$N$ 個のセルの $Δ ν$ が独立なら、和の相対誤差は $N$ で薄まります。

ε_{sum} \approx \frac{σ _{ν} ln ( t / t _{0} )}{N}

$ε_{sum} = 1%$ 、1 年を見通す場合の要求です。

列の行数 $N$	緩和 $N$	要る $σ_{ν}$
1	1	$5.79 \times 1 0^{- 4}$
64	8	$4.63 \times 1 0^{- 3}$
256	16	$9.27 \times 1 0^{- 3}$
1024	32	$1.85 \times 1 0^{- 2}$

1024 行の和では、要求が 32 倍緩みます。 $ν \approx 0.015$ に対して $σ_{ν} \leq 1.85 \times 1 0^{- 2}$ は相対 123% なので、この条件が有効な範囲を超えます。

列の和はドリフト係数のばらつきへ強く、1 個ずつの読み出しは弱い。同じ素子が、使い方で別の要求を受けます。

2022 年のアナログ相変化メモリ・クロスバーにおけるビットスライスの精度の研究⁵が、この構造を正面から論じています。

デジタルのプロセッサではビットスライスが数表現のダイナミックレンジを広げるために使われるのに対し、インメモリ計算でのビットスライスは、与えられたダイナミックレンジの中で平均化によってアナログ行列表現の誤差を最小にすることを目的とすべきである。

目的が「範囲を広げる」から「平均する」へ入れ替わっています。平均は上の $N$ です。

同じ研究は、この結論を試作の相変化メモリチップで検証し、画像分類の推論精度への影響まで測っています。

補正を掛ける前に、何が残るかを表にする

最後に、3 つの誤差を同じ表へ入れます。相変化メモリの電気的振る舞いとアナログ演算メモリ応用の総説⁶が並べている対象です。

誤差	時間依存	補正で消えるか
平均のドリフト	$(t / t_{0})^{- ν ˉ}$	消える（増幅）
ドリフト係数のばらつき	$σ_{ν} ln (t / t_{0})$	残る
低周波の電流雑音	時間に対してほぼ一定	残る
初期のコンダクタンスの散らばり	一定	書き込みの繰り返しで減る

上の 2021 年の実測では、電流雑音が多くの場合 9% 未満でした。1 年時点の残差を $ε = 1%$ に収めようとしても、雑音の 9% が別に乗っている。

ε_{total} = ε_{drift}^{2} + ε_{noise}^{2}

$ε_{noise} = 9%$ 、 $ε_{drift} = 1%$ なら、合計は 9.06%。ドリフト側の改善が合計へ与える寄与は 0.06 ポイントです。

だからドリフト係数を締める投資が数に出るのは、雑音を先に下げてからです。2 つを同じ表へ入れておく理由が、ここにあります。

雑音の側も $N$ で薄まるので、列の和では両方が一緒に緩みます。1024 行なら 9% が 0.28% へ。単体の読み出しと、和の読み出しで、律速している項が入れ替わる。

現場で動く判断

ドリフトは $(t / t_{0})^{- ν}$ です。平均は読み出しの増幅で打ち消せる。30 µW 未満の回路で 2 年にわたって精度を保った例¹があります。

補正後の残差は $σ_{ν} ln (t / t_{0})$ です。1 年・誤差 1% で $σ_{ν} \leq 5.79 \times 1 0^{- 4}$ 。測るべきは $ν$ の平均より、 $ν$ の分散のほうです。

期間を延ばす費用は対数です。1 時間から 10 年で 2.39 倍。保証期間を延ばす提案は、この表で先に換算します。

精度を 1 ビット上げる費用は 2 倍です。期間は対数、精度は指数。2 つの軸を、同じ表の別の列で持ちます。

要求は $ν$ の 3.9% 水準です。14 時間後に最悪 15% のドリフト²から $ν \approx 0.015$ 。同じ研究の初期コンダクタンス散らばり 6% と、同じ桁です。

$σ_{ν}$ は寸法のばらつきから来ています。ドリフトの指数が非晶質キャップの厚みに依存する³。寸法の制御と同じ手立てが乗ります。

$ν$ 自体を下げると、 $σ_{ν}$ の絶対値も下がります。被覆層の二軸弾性率・材料の寸法・非晶質と結晶の比⁴の 3 つ。相対ばらつきが同じでも、絶対値は $ν$ に比例します。

列の和では $N$ で緩みます。1024 行で 32 倍。単体の読み出しと和の読み出しで、要求が別々に立ちます。

ビットスライスの目的は、範囲の拡張より平均化です。デジタルとインメモリで目的が入れ替わる⁵。スライス数の設計は、 $N$ の側から立てます。

ドリフトの改善が数に出るのは、雑音を先に下げてからです。雑音 9%・ドリフト 1% なら、合計 9.06%。2 乗和で乗るので、大きいほうから手を付けます。

抵抗ドリフトの補正：残るのは係数のばらつき × 時間の対数

ドリフトは $(t / t_{0})^{- ν}$ 、平均は増幅で消える

残差は $σ_{ν} ln (t / t_{0})$

要求の絶対値は、係数そのものの 4% 水準

精度を 1 ビット上げるたび、要求が半分になる

列の和では、 $N$ で緩む

補正を掛ける前に、何が残るかを表にする

現場で動く判断

出典

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ドリフトは (t/t0​)−ν、平均は増幅で消える

残差は σν​ln(t/t0​)

要求の絶対値は、係数そのものの 4% 水準

精度を 1 ビット上げるたび、要求が半分になる

列の和では、N​ で緩む

補正を掛ける前に、何が残るかを表にする

現場で動く判断

出典

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