並列読み出し幅と A/D 変換：積和あたりのエネルギーは一定

抵抗変化素子のクロスバーで行列ベクトル積を取ると、掛け算も足し算もオームの法則とキルヒホッフの法則が済ませます。素子 1 個あたりの演算コストは、ほぼゼロ。

それでも電力と遅延と面積を支配しているのは、アレイの外側にある A/D 変換器です。

2025 年のエッジ機器の学習における変換器の負担を減らす研究¹1Analog Neuron to Minimize ADC and DAC Overhead in Edge-Device ANN Training (2025)が、この構図を 1 行で書いています。層の境目に立つ A/D 変換器と D/A 変換器が、面積・エネルギー・遅延を支配し、拡張性のある学習の主要な隘路になっている。

必要な分解能は ${\log }_2(\mathrm{PR})-1$ ビット

同時に取り込む行の数を $\mathrm{PR}$（並列読み出し幅）とします。1 本の列に流れ込む電流は $\mathrm{PR}$ 個の積の和なので、素朴には ${\log }_2(\mathrm{PR})$ ビットが要りそうです。

実測は、それより 1 ビット低い側で通ります。

2026 年のアナログ演算メモリの並列読み出しに対する最小限の A/D 分解能の研究²2Minimum-Viable ADC for Parallel Read in Analog Compute-in-Memory, Accuracy-Path Limits in Residual and Feed-Forward CNNs (2026)が、この空間を掃いています。

規則を 1 本引きます。

推奨の 2 点と、除外の 1 点が、同じ 1 本の不等式へ乗ります。

同じ研究は、PR=128 では、よく仮定される 8 ビットより低い 6 ビットで満点が戻ると結論しています。効率は 26.98 TOPS/W で ADC=8 の 2 倍、面積は 0.7 倍。

「8 ビット」という前提が、2 倍の効率と 3 割の面積を捨てていました。

変換エネルギーは $2^B$、だから積和あたりは定数

A/D 変換のエネルギーは、分解能に対しておおよそ

第 1 項は分解能から独立な回路の取り分、第 2 項が分解能とともに 2 倍ずつ増える取り分です。

上の研究²の「ADC=6 が ADC=8 の 2 倍の効率」から、2 つの項の比が出ます。

2 つの項が等しくなるのは $2^B=128$、つまり $B=7$ ビットのところです。

$E_6=1$ に規格化して表にします。

12 ビットは 6 ビットの 22 倍です。同じ研究が、変換器の費用を分解能から独立に据えたモデルについて ADC=12 を 17 倍だけ安く見積もっていたと指摘しているのは、この曲線のことです。

費用のモデルが平らだと、最適点そのものが図から消えます。同じ研究は、その平らなモデルが ADC=6・8・12 のすべてに 20.04 TOPS/W を返し、ADC=6 のピークを隠していたと書いています。

配線抵抗は、行と列で別の振る舞いをする

アレイの側の壁へ移ります。

2020 年のナノスケール memristor クロスバーにおける配線抵抗の影響の解析³3Analysis of the Impact of Wire Resistance on Nano-scale Memristor Crossbar Array Implementing Perceptron Neural Network (2020)が、行方向と列方向を分けて解析しています。2 つの結果が非対称です。

縦の線の抵抗は、すべてのセルの電流が同じ経路を通るので共通の項になります。共通の項は増幅器の側で吸収できる。

横の線の抵抗は、セルごとに通る長さが別なので、位置に依存する重み誤差になります。同じ研究が、最初の列に近い列ほど変動が小さく、遠い列ほど変動が大きいと報告しているのは、この位置依存です。

推奨が出ています。クロスバーを大きくしたいなら、列の数より行の数を増やすべき。

位置 $k$ での相対誤差を出します。線の抵抗をセルあたり $r$、セルのコンダクタンスを $g$、1 辺を $N$ とすると

$r=2.5$ Ω、$g=1$ µS（1 MΩ）で数を入れます。

1 MΩ のセルでは、256 行で端の重みが 8% ずれます。

逆に解くと、必要な素子抵抗が出ます。端の誤差を 5% 以内にする条件は

$N^2$ に比例します。アレイを 2 倍にすると、素子を 4 倍だけ高抵抗にする必要がある。

「高抵抗の抵抗変化素子」という要求の出どころは、材料の好みより配線抵抗の側です。上の表が、その換算です。

寄生抵抗とドリフトは、同じ補正の枠へ入る

配線抵抗の効果は、素子そのもののばらつきと同じ形で重みへ入ります。

2022 年の量子化と寄生抵抗の補正による、コンダクタンスドリフトに対する信頼性向上の研究⁴4Quantization and parasitic resistance correction for enhancing reliability against conductance drift with Memristor neural networks (2022)が、2 つを同じ枠へ入れています。コンダクタンスのドリフトが重みの不確かさを生むので、その不確かさを取り込んだベイズ的な重み最適化で性能を大きく改善できる。

同じ研究は、寄生抵抗（電源線・配線・ニューロン側の抵抗）がクロスバーの寸法とともに悪化することも指摘しています。学習の費用もアレイの資源も増やさずに信頼性を上げる方法として、アンサンブルを挙げている。

較正で引けるのは前者までです。重みへ入る 2 つの項を、この性質で分けておく。

素子の欠陥にも同じ構造があります。2009 年のクロスバー・ナノアーキテクチャにおける低負担の欠陥耐性⁵5Low-overhead defect tolerance in crossbar nanoarchitectures (2009)が、位置の定まった欠陥を前提にした耐性設計を追っている。位置が分かっている誤差は、設計で回り込める。

素子は二値でも多値でも、外側の式は同じ

素子の側の選択も、上の式の中で読めます。

2026 年のスピントロニクス・クロスバー配列の解説⁶6Guide to Spintronic Crossbar Arrays, From Binary Switches to Analog Computing (2026)は、二値（単一準位）の素子と、アナログ（多値）の素子の両方を、入出力特性と物理の側から並べています。

素子が 1 個あたり $b$ ビットを持つとき、$\mathrm{PR}$ 行の和が取る値の幅は $\mathrm{PR}\cdot 2^b$。だから必要な分解能は

素子に 1 ビット足すごとに、変換器の分解能も 1 ビット増えます。

素子 1 個で 4 ビットを持つ設計は、重みあたりのセル数を 4 分の 1 にする代わりに、変換エネルギーを 3.3 倍にします。セル数の削減は面積へ、変換の増加はエネルギーへ行く。別の帳簿です。

素子の多値化は、前節のドリフトの影響も受けやすくなります。準位の間隔が狭くなるためです。$b$ ビットの素子は $2^b$ 準位なので、許されるコンダクタンスのばらつきは $2^{-b}$ に比例して厳しくなる。

現場で動く判断

1. 必要な分解能は $B\ge {\log }_2(\mathrm{PR})-1$ です。PR64/ADC5 の推奨、PR128/ADC6 の推奨、PR96 での ADC=5 の除外²が、同じ 1 本の不等式に乗ります。

1. 「8 ビット」を、候補の 1 つの位置へ降ろします。PR=128 では 6 ビットで満点が戻り、効率が 2 倍・面積が 0.7 倍²。既定値が、2 倍の効率を捨てていることがあります。

1. 変換エネルギーは $E_{\text{floor}}+k{2}^B$ です。2 つの項が等しくなるのは $B=7$。12 ビットは 6 ビットの 22 倍です。

1. 費用モデルが分解能に対して平らだと、最適点が図から消えます。ADC=6・8・12 がすべて同じ効率を返し、ピークを隠していた²例があります。モデルの分解能依存を先に確かめます。

1. 積和あたりの変換エネルギーは、並列幅によらず一定です。分子も一緒に上がるためです。実測でも 28.0 と 26.98 TOPS/W でほぼ同じでした。

1. 配線抵抗は行と列で別です。縦の線は自己補償されるが、横の線 2.5 Ω は出力を著しく変動させる³。推奨は「列より行を増やす」です。

1. 端の重み誤差は $rg{N}^2/2$ です。2.5 Ω・1 MΩ・256 行で 8.2%。5% 以内に収める素子抵抗は $N^2$ に比例します。

1. 「高抵抗素子」の要求は、配線抵抗の換算から出ます。1024 行なら 26 MΩ。材料の議題より先に、この割り算が来ます。

1. 寄生抵抗とドリフトを、再現するかどうかで分けます。較正で引けるのは前者まで。両方を同じ枠へ入れる補正⁴があります。

1. 素子のビット数は、変換器のビット数へそのまま足されます。$B\ge {\log }_2(\mathrm{PR})+b-1$。セル数の削減は面積、変換の増加はエネルギー。別の帳簿へ計上します。