損失一定での電流密度：素子の抵抗を消しても 1.41 倍

電源の電流密度を上げたい。素子のオン抵抗を半分にすれば、電流密度は 2 倍になるでしょうか。

答えは 1.41 倍です。どこで止まるかが、投資先を決めます。

損失一定なら、電流は抵抗の平方根で決まる

導通損失は、2024 年の高周波バックコンバータにおける GaN 素子の損失解析¹1Loss analysis and reduction strategy of GaN devices in high frequency buck converter (2024)が挙げる 3 要因のうち、電流波形と温度が直接入る項です。

熱設計で $P$ が決まっているなら、流せる電流は

抵抗を半分にしても、電流は $\sqrt{2}=1.41$ 倍です。

電流密度を 10 倍にするには、抵抗を 100 分の 1 にします。平方根が乗るので、抵抗側の改善は大幅に目減りして伝わります。

素子側で、いま何が動いているか

素子側の改善は今も進んでいます。ただしどれだけ進んでも、上の式の天井はそのままです。

2025 年の SiC MOSFET の設計がオン抵抗と降伏電圧へ与える影響の研究²2Influence of SiC MOSFET design on on-resistance and breakdown voltage (2025)が、2 つの目標に対する設計の方向をまとめています。

新しい設計により、降伏電圧 2500 V までの素子が得られると提案されています。

2 つの目標が同じ構造の中で引き合っているのが要点です。チャネルを縮めると電流は増えますが、短チャネル効果と耐圧の余裕が減ります。ドリフト層のドーピングを上げると耐圧が上がりますが、空乏層が伸びにくくなります。TCAD で両方を同時に解く理由がここにあります。

GaN 側へ移ります。2026 年の二重電界変調型 E モード GaN HEMT の研究³3Design insights of dual-field-modulated E-Mode GaN HEMT demonstrating high efficiency boost converter (2026)が、電界の制御で何が得られるかを数字で示しています。

応用側の結果です。スイッチング周波数 10 MHz の昇圧コンバータで、効率 94.7%。

10 MHz で 94.7% というのは、損失が 5.3% ということです。ここから逆算すると、残りの 5.3% を配線と熱がどう分け合っているかが次の問題になります。

損失の内訳を、4 つの操作へ割り当てる

損失の中身を分けます。2024 年の高周波バックコンバータにおける GaN 素子の損失解析と低減策の研究¹が、要因と打ち手を対にして並べています。

要因として挙げられているのは 3 つです。

• スイッチング周波数
• 電流波形
• 温度

低減の指針が 4 つ提示されています。

4 つとも、素子そのもの以外の部分にあります。素子を GaN に決めた後で動かせるのは、経路・周波数・駆動・熱の 4 つ。前節の式でいえば、どれも $R_{\mathrm{wiring}}$ の側か $P$ の側に効いています。

熱の隘路は、界面にある

では熱抵抗のどこを削るか。2025 年のワイドバンドギャップパワー半導体の熱管理に関するレビュー⁴4Thermal Management of Wide-Bandgap Power Semiconductors, Strategies and Challenges in SiC and GaN Power Devices (2025)が、場所を特定しています。

レビューはまず、素子レベルの損失機構——導通損とスイッチング損、出力容量のヒステリシス、動的オン抵抗——を、構造が生む局所的な発熱点へ割り当てます。発熱点の位置が明示されています。

「GaN HEMT の、厚さ数十ナノメートルの二次元電子ガス（2DEG）チャネル」、そして「層の継ぎ目における熱抵抗」。

証拠からの結論です。近年の文献の示すところでは、GaN-on-SiC における界面抵抗が主要な隘路であり、接合近傍の冷却と先進パッケージが有効な緩和策である。

発熱が数十 nm の層で起き、その熱が界面で詰まる。素子の寸法と熱の経路の寸法が、3 桁離れています。

レビューは、パッケージの選択肢も 3 つ並べています。

3 つともワイヤボンドを使わない構成です。熱の経路を短くすることと、電気の経路を短くすることが、同じ構造変更で同時に得られます。

信頼性の側では、温度に敏感な電気パラメータ——オン状態の $V_{DS}$、しきい値電圧、ドレインリーク、$di/dt$、ゲート電流——を使った接合温度のリアルタイム推定と、残存寿命予測のためのコンパクト電熱 RC モデルが挙げられています。

並列にすると、インダクタンスの差が電流を偏らせる

電流容量を増やす最も単純な手は、素子を並列にすることです。ところが並列には、抵抗とは別の落とし穴があります。

2024 年の並列に組んだ SiC MOSFET を用いたハーフブリッジ電力モジュールの研究⁵5Design of Half-Bridge Switching Power Module Based on Parallel-Connected SiC MOSFETs for LLC Resonant Converter with Symmetrical Structure and Low Parasitic Inductance (2024)が、その中身を書いています。

「Si ベースの素子と比べると、SiC MOSFET を並列駆動する際、寄生インダクタンスの差による電流不均衡は、スイッチング速度が速いためにいっそう深刻になる。」

速いことが不利に働く場面です。$v=Ldi/dt$ なので、$di/dt$ が大きいほど、同じインダクタンス差が大きな電圧差を生みます。

この研究は、それまで手薄だった箇所を指摘しています。並列 SiC MOSFET でハーフブリッジを構成したときに生じる、電力ループのインダクタンスの不均衡。

提案されているのは、ゲートループと電力ループの対称構造によって電流不均衡を解く電力モジュールです。プリント基板レイアウトが詳細に示され、インダクタンスの対称性がシミュレーションで確かめられ、ダブルパルス試験で電流均衡能力が検証されています。

配る経路を短くすると、雑音が半分になる

最後に、配線側へ手を入れたときの値打ちを数字で確かめます。2026 年の 2 nm ノードにおける裏面電力供給網の IR ドロップと電源雑音の包括的解析⁷7Comprehensive Analysis of IR Drop and Power Supply Noise in Backside Power Delivery Networks at the 2nm node (2026)が、構成ごとの改善量を並べています。

問題の立て方が明確です。電源レールの面積と第 1 メタル層（M1）の混雑が、複雑な素子の微細化における主要な隘路になっており、遅延と IR ドロップのあいだのトレードオフと、微細ピッチ配線のための高価な EUV リソグラフィを招いている。

裏面電力供給網（BSPDN）の 3 つの構成が比べられています。

配線材料にはモリブデンとルテニウムのハイブリッドを使い、IR ドロップを最小化しつつエレクトロマイグレーション耐性を保ちます。

電源雑音（PSN）が 2 つの構成で解析されています。レギュレータを基板上へ据える場合と、インターポーザ上の DC-DC コンバータを能動フィルタとして使い、電力分配経路を短くする場合。

基板上レギュレータの構成で、高誘電率（HfO₂）の 2.5D MIM キャパシタ網を入れたときの改善はこうです。

整定時間の改善が、PSN の改善より大きく開いています。BSC では 90.75%。定常の雑音振幅より、過渡応答のほうが経路の長さに強く依存するということです。

「経路を短くする」という 1 つの操作が、この記事の全体を貫いています。

• 配線抵抗 $R_{\mathrm{wiring}}$ が減る → 前半の式で $I$ が伸びる
• 熱の経路が短くなる → $R_{\theta }$ が減り $P_{\max }$ が増える
• ループのインダクタンスが減る → 並列の不均衡 $\alpha$ が改善する
• 電源分配の経路が短くなる → PSN と整定時間が改善する

4 つが同じ構造変更から出ています。素子を替える投資と、経路を短くする投資を比べるとき、後者は 4 つの帳簿へ同時に計上されます。

現場で動く判断

1. 電流密度の目標を、抵抗の目標へ翻訳します。$I\propto 1/\sqrt{R}$ なので、10 倍の電流密度には 100 分の 1 の抵抗が要ります。

1. $R_{\mathrm{device}}:R_{\mathrm{wiring}}$ を最初に測ります。素子が半分なら、素子側の改善の上限は 1.41 倍です。比が出て初めて、投資先が決まります。

1. 単体と実機の抵抗を比べるときは、接合温度を揃えます。オン抵抗は温度で大きく動くので、揃えずに差を取ると温度の寄与が混ざります。

1. 温度は式の両辺に入っています。$R$ を上げ、$P_{\max }$ を下げる。だから熱抵抗の改善は、$\sqrt{2}$ を超える伸びをもたらすことがあります。

1. GaN の熱は継ぎ目で詰まります。発熱は数十 nm の 2DEG チャネル、隘路は GaN-on-SiC の界面抵抗。接合近傍の冷却と、ワイヤボンドを使わないパッケージが、報告されている有効な手立てです。

1. 並列数を増やす前に、電流の偏り $\alpha$ を測ります。ダブルパルス試験で各素子の波形を別々に取ります。合計電流の中では、偏りが打ち消し合って隠れます。

1. 経路を短くする投資は、4 つの帳簿へ同時に計上されます。配線抵抗・熱経路・ループインダクタンス・電源分配。素子を替える投資は 1 つの帳簿だけです。

1. 過渡応答は、定常の雑音より経路長へ強く依存します。裏面コンタクト構成⁷では PSN 47% 低減に対して整定時間 90.75% 短縮。定常値だけを仕様に書くと、この差が落ちます。