光をスイッチの隣まで持ってくる：CPOの4段階

CPO を「光をスイッチの隣まで近づける話」として受け取るなら、段階の順番は距離の順番になるはずです。ところが OIF の予算は、いちばん近い CPO に 50 mm しか許さず、1 つ手前の NPO には 150 mm を許しています。近いほうが、なぜ短いのでしょうか。

データセンタの光トランシーバは、いまも 90% 以上が挿し込み式（pluggable）です。基板の縁に挿して、そこから電気信号がPCBを渡ってスイッチASICまで走る。

この「縁に挿す」を、スイッチの真横まで動かしていく段階が 4 つあります。光集積回路と電子集積回路の異種集積として CPO をまとめた論文¹1Lau, Co-Packaged Optics—Heterogeneous Integration of Photonic Integrated Circuits and Electronic Integrated Circuits (2024)と、スイッチ・光 IC・電子 IC をチップレットとして統合する側から書いた 2025 年の論文²2Lau, Co-Packaged Optics - Heterogeneous Integration of Chiplets (Switch, Photonic IC, and Electronic IC) (2025)が、どちらも同じ 4 段で並べています。横へ置き直すと、動いているのが距離より別のものだと浮かびます。

OBO と NPO の間に段差があります。OBOまでは光エンジンを近づけただけで、信号はPCBを走ります。NPOで初めて、高速データがPCBを通らなくなる。

効いているのは距離より媒体です。PCBの配線が高速信号にとって悪すぎる、というのが本当の理由です。段階が上がるほど、電気で走る区間が短く、かつ良い媒体になります。

何と何を統合しているのか

用語が入れ子になっていて読みにくいので、先にまとめます。

CPO がやっているのは、この OE/EE と ASIC switch を 1 つのパッケージに載せることです。光集積回路と電子集積回路の異種集積として CPO をまとめた論文¹が題名で示しているとおり、これは 2 種類の IC を同じ基板へ載せる異種集積の問題です。得られるものは 3 つ。

1. OE/EE と ASIC のあいだの電気の経路が短くなる
2. その信号を駆動するエネルギーが減る
3. レイテンシが縮む

段が上がると、ASIC の中身のほうも替わる

同じ 4 段階は、2024 年の論文¹と2025 年の論文²のどちらにも出てきます。2 つを重ねると、片方にだけある情報が 2 つ浮かびます。時間軸と、各段の ASIC に書き添えられた電気インターフェースの等級です。

時間軸のほうは、SFP（挿し込み式）が 2000 年、OBO が 2018 年、NPO が 2020 年、CPO が 2023 年。最初の 1 段に 18 年かかり、そこから先は 2 年と 3 年です。加速しているのは、段が上がるほど部品の問題からパッケージの問題へ移るからだと読めます。

等級のほうが本題です。挿し込み式の ASIC には LR（long reach）、CPO の ASIC には XSR（extra short reach）、あいだの OBO と NPO には XSR+ と書かれています。

パッケージの断面図は、これを黙って通します。段を上げるたびに ASIC 側の SerDes を作り直しています。光エンジンを動かす話より、スイッチICの I/O マクロを取り替える話でもあります。

しかも等級が動く場所と、媒体が動く場所がずれています。高速信号が PCB を降りるのは OBO と NPO のあいだですが、等級が落ちるのは「挿し込み式 → OBO」（LR → XSR+）と「NPO → CPO」（XSR+ → XSR）の2か所です。段差は1種類ではありません。種類の別な段差が、別々の位置に来ています。

OIF の予算は、どちらの年でも同じ数字です。NPO は ASIC と光学部品のあいだを 150 mm まで、チャネル損失 13 dB まで。CPO は 50 mm 以内、損失 10 dB 以内。

NPO のほうが、CPO の3倍の距離を許しています。それでも NPO が「PCBを降りた側」に分類されるのは、やはり効いているのが距離より別のものだからです。XSR+ は「XSR の到達距離を NPO 向けに伸ばすため」に OIF が策定中のもので、良い媒体を手に入れたから距離を伸ばせるという順序になっています。媒体が先で、距離は結果です。

予算を 2 つに割ると、媒体への要求が出てくる

「効いているのは距離より別のもの」を、予算の数字そのものから示します。距離と損失は、割り算 1 回で結び付きます。

経路が一様なら損失は長さに比例するので、全長 $d$ を走った合計が予算 $L$ を超えなければよい。

予算表の 2 つの数字を割ると、媒体に要求される上限が出ます。OIF の値を入れます。

順序が反転します。距離では NPO が 3 倍ゆるいのに、媒体に対しては NPO のほうが 2.3 倍きつい。

これで「NPO が PCB を降りた側にいる」ことが数字になります。0.087 dB/mm を満たす媒体は、PCB では得られません。だから NPO は高性能基板を要求し、その良い媒体を手に入れた結果として 150 mm を走れる。媒体が先で距離は結果というのは、この割り算のことです。

CPO 側の 0.20 dB/mm は、媒体としてはむしろ余裕のある値です。CPO で詰まっているのは $\alpha$ より $L$ のほうで、10 dB という総額が SerDes の等級を XSR まで落としています。同じ「予算」という言葉の中に、材料を確定する量と SerDes を確定する量が同居している。段の見積もりで基板と SerDes の担当が噛み合わないのは、この 1 行を割っていればこそ表に出る話です。

シリコンフォトニクスの「聖杯」は、いまも遠い

20 年前、シリコン集積が流行っていたころに掲げられた目標があります。PIC も EIC も全部、CMOS プロセスで 1 枚のシリコンに載せる。これがシリコンフォトニクスの聖杯です。

CPO をチップレットの異種集積として書いた 2025 年の論文²の見立ては率直です。「nowhere in sight（影も形も見えない）」。

とはいえ、こちらはこちらで進んでいます。CMOS の電子回路をシリコンフォトニクスへ、プロセスを変えずに一体化する試み³3Zero-Change Monolithic Integration of CMOS Electronics in Silicon Photonics (2022)は続いていて、題名の「zero-change」が示すとおり既存の CMOS プロセスを触らずにという条件が付きます。条件を外せば作れるが、量産の枠では通らない。聖杯が遠いのは物理より、工程を変えずに済ませたいという条件のほうです。

代わりに何が起きたか。コストと現実的な要求に押されて、チップレットへ割れました。シリコンフォトニクスのレーザチップ、PDチップ、レーザ＋ドライバチップ、PD＋TIAチップ、といった単位で作り、あとで統合する。

1 チップに集積するより、分けて統合するほうがテストしやすい。ここは直感に反します。1 つにまとめたほうが検査点が減りそうですが、実際は逆で、分けておけば良品だけを選んで組める（良品ダイ選別）。チップレットへ割れていく流れが、光の側でも同じ理由で起きています。

基板は3種類ある

CPO 基板の選択肢が 3 つ並んでいます。

シリコン（TSV インターポーザ）。断面図には、ASIC/スイッチ、EIC、PIC が face-to-face で載り、TSV インターポーザの下に C4 バンプ、上にヒートスプレッダとヒートシンク。信号ファイバとダミーファイバがファイバブロックで側面から入る構造が描かれています。熱電クーラー（TEC）まで入っている。レーザは温度で波長が動くので、光には冷却が要ります。CPO モジュールの熱をどう捌くかは、CPO モジュールの熱対策を追った 2022 年の報告⁴4Matsumoto ほか, Thermal solution for Co-Packaged Optics (CPO) modules (2022)が主題にしています。

ガラス。LIDE（レーザ誘起深掘りエッチング）で TGV を開ける方式です。デバイス実装向けにガラスへ微細構造を作る手段として LIDE を追った 2024 年の報告⁵5Micro-features in Glass using Laser Induced Deep Etching for Device Packaging (2024)がその工程を書いています。ガラス基板の CPO そのものも、102.4 Tb/s のデータセンタスイッチ向けにガラス基板の CPO を作った 2023 年の報告⁶6Yeary ほか, Co-packaged Optics on Glass Substrates for 102.4 Tb/s Data Center Switches (2023)が実装レベルで追っています。

有機。ASIC スイッチ・EIC・PIC を µbump で横に並べて載せる。

有機CPO基板の作り方が具体的

3 つのうち、有機の製法が工程レベルで書かれています。ここが実務的でした。微細ピッチ RDL の作り込みそのものは、RDL インターポーザと埋め込みブリッジダイ向けに微細ピッチ RDL を開発・最適化した 2026 年の論文⁷7Development and Optimization of Fine-Pitch RDL for RDL Interposer and Embedded Bridge Die Interposer (2026)が独立した主題として追っています。

寸法は 20 × 15 × 0.053 mm。厚さ 53 µm です。RDL は3層で、それぞれ絶縁層（DL）と銅層（ML）の対になっています。

ML1 がちょうど 2 µm です。RDL の製法が切り替わる境目に、狙って合わせてあります。前工程の装置を持ち込まずに済む、いちばん細いところ。

絶縁層の材料は2通り比較されています。

• PID（感光性ポリイミド）: スリットコートし、ビアをリソで直接開ける（LDI）
• ABF（ビルドアップフィルム）: 厚さ 12.5 µm の生フィルムをパネル全面にラミネートし、ビアを UV レーザで開ける

ABF のラミネートは2段構えです。1段目が 120 °C・真空で 30 秒、そのまま 0.68 MPa で 30 秒。2段目が 100 °C・0.58 MPa で 60 秒。

2 段目の目的は、CPO の側では伏せられたままです。ところがまったく同じ2段のレシピが、別の3か所にも出てきます。mini-LED の RGB ディスプレイのモールド、パネルレベル実装の EMC ラミネート、6面モールド PLCSP の RDL 形成。そのうち mini-LED のところにだけ、2段目の目的が添えてありました。「for flatness（平坦にするため）」。

製品も工程もフィルム厚も別なのに、120 °C / 30 秒 / 0.68 MPa と 100 °C / 60 秒 / 0.58 MPa という同じ数字が使い回されています。これは製品ごとに詰めた条件より、ABF という材料そのものの条件だということです。1 段目で流して密着させ、2 段目で面を整える。CPO 基板が RDL の下地に ABF を選ぶと金属層の平坦さが付いてきますが、その平坦さは 2 段目のラミネート条件が持ってきたものだと読めます。

そこから先は共通で、Ti/Cu をスパッタ（PVD）→ レジスト＋LDI → 銅を電析（ECD）→ レジスト剥離 → TiCu エッチング。セミアディティブ法そのものです。

組み立ての順序が独特です。

1. 有機インターポーザを一時ガラスキャリアの上で作る
2. 並行して、はんだバンプ付きのビルドアップ基板を作る
3. 2つを合体させてハイブリッド基板にする
4. アンダーフィルを入れ、ガラスを剥がして銅パッドを露出させる

細かい層をガラスの上で作り、太い基板を別で作って、あとで貼る。平坦度が要る工程だけをガラスキャリアに任せているわけです。有機基板の平坦度が微細 RDL の歩留まりの上限になる、という問題への直接の答えになっています。

実務での使い方

CPO を「光を近づける話」として受け取ると、判断を誤ります。効いているのは、高速信号が PCB を通るかどうかという離散的な切り替わりで、OBO と NPO のあいだにあります。OIF の予算で言えば、NPO は 150 mm / 13 dB まで許されていて、CPO の 50 mm / 10 dB より長い。距離の順に置き直すと順序が逆になります。

段の見積もりに、ASIC 側の SerDes 開発を入れてください。LR → XSR+ → XSR と等級が 2 回落ちます。パッケージの話の外まで届きます。

シリコンフォトニクスの1チップ集積を待つ設計は、当面現実的ではありません。分けて統合する前提で組むほうが、テストの面でも有利です。

有機 CPO 基板の ML1 が 2 µm なのは偶然の一致より、設計の結果です。ここを切ると前工程の設備が要るので、設計側が意識して 2 µm で止めています。微細ピッチ RDL の開発と最適化を追った 2026 年の論文⁷が独立した主題になるくらい、この帯は工程側の勝負どころです。