先端パッケージの基本、HBM2Eは1,024本｜プリント基板の上限は約384本（Micron）

AIアクセラレータがGPUとHBM（High Bandwidth Memory）を同じパッケージに入れるのは、HBMが求める本数の配線をプリント基板では通せないからだ。HBMは1個のメモリから多数のデータ線を出し、1本あたりは遅く動かして、本数で帯域を稼ぐ。データ線はHBM2EとHBM3Eで1個1,024本、HBM4で2,048本だ。Micronは、この幅のバスを通す手段としてシリコンインターポーザを挙げる。TSMCのCoWoS-LやIntelのEMIBのような局所bridgeも、各社がHBMの接続用に提供している構造だ。先端パッケージングとは、複数のダイをこうした高密度の配線で1つのパッケージにまとめる技術を指す。

Micronの2021年のHBM2E技術資料によれば¹、最先端のプリント基板でもSoC1個から引けるデータ線は約384本が限度だ。同じ資料では、HBM2Eは1個で1,024本を使い、1システムに4〜6個を載せる。ここから計算すると、必要なデータ線は4,096〜6,144本で、基板で引ける本数の約11〜16倍になる。基板で引ける本数とHBMが求める本数を比べると、差は1桁を超える。

基板に載せるメモリは、足りない本数を速度で補う

基板上に並べるGDDR6は、1個あたりのデータ線が32本しかない。Micronの比較では、GDDR6は1本を毎秒16 Gbで動かして1個64 GB/sを出し、12個並べても768 GB/sにとどまる。HBM2Eは1本あたり毎秒3.2 Gbと5分の1の速さで、1個410 GB/s、6個で2,450 GB/sに届く。

速度を上げる方式には電力の代償がある。Micronは、高速のデータ線には終端抵抗、高速の入力回路、DLLやPLL、クロック再生、常時のトレーニングが要り、その分の電力をメモリとの通信に割くと説明する。HBMは1本あたりの速度が低いので、こうした回路を使わずに済む。Micronは、GPUなどのSoCとHBMを1つのパッケージにまとめる主な狙いを、メモリ系全体の電力効率とする。幅の広いバスは、同時に帯域も増やす。

図1経路の長さと配線本数

基板では少ない本数を高速で動かすしかない。同じパッケージに入れれば、HBM1個に1,024本を通し、低速のまま帯域を稼げる。

HBMの端子は55 µm間隔で6,303個並び、基板では受けられない

HBMは、複数のDRAMダイを縦に積み、シリコン貫通電極（TSV）で各層をつないだメモリだ。Samsungも²、TSVによる積層と広いインターフェースをHBMの中心構造に挙げる。Micronの資料では、HBM2Eの1層あたり約5,000本のTSVが信号と電源を通す。

HBMの底面には、斜め約55 µm間隔で6,303個の微小バンプが並ぶ。信号用のバンプは片側のPHY領域にまとめてあり、GPU側にも同じ並びの端子を置けば、インターポーザ上で全信号を同じ長さの平行線で結べる。この細かさの端子と配線を受けられるのは、シリコンや再配線層（RDL）でできたインターポーザだ。

HBM3Eはデータ線を1,024本のまま、1本あたりの速度を上げて帯域を伸ばした。MicronのHBM3E³は1本毎秒9.2 Gbを超え、1個で1.2 TB/sを超える。配線の本数が増えるのはHBM4からだ。JEDECが2025年4月に発行したHBM4の規格では⁴、インターフェースが2,048ビットに倍増し、1本毎秒8 Gbで1個2 TB/sに達する。HBM1個がGPUに求める配線は、HBM2Eの2倍になった。

2.5Dでは、GPUとHBMを横に並べてインターポーザで結ぶ

AI向けパッケージで広く使われる2.5D実装では、GPUのロジックダイと複数のHBMを横に並べる。その直下のインターポーザがダイ同士を細かい配線で結び、さらに下の有機パッケージ基板が電源とマザーボードへの外部I/Oを受け持つ。HBMがGPUの真上に載るわけではない。縦に積まれているのはHBMの中のDRAMダイだ。

図22.5Dパッケージの層の順序

縦に積まれているのはHBMの中のDRAMで、GPUとHBMはインターポーザの上に横に並ぶ。

TSMCのCoWoSは⁵、この2.5Dの代表例だ。CoWoS-Sは大面積のシリコンインターポーザの上にロジックとHBMを載せ、インターポーザはレチクル3.3枚分（約2,700 mm²）まで広げられる。それより大きな製品には、TSMCはCoWoS-LかCoWoS-Rを勧める。CoWoS-Rはポリマーと銅の再配線層（最小線幅・間隔2 µm）を、CoWoS-Lは再配線層に局所シリコン配線（LSI）を埋め込んだインターポーザを使う。IntelのEMIBは⁶、パッケージ基板に埋め込んだ小さなシリコンbridgeでロジックとHBMを結び、2017年から量産している。NVIDIAがCoWoS-SからCoWoS-Lへ移った経緯と、TSMCとIntelの方式の比較は、HBM接続の方式の解説で掘り下げる。

構造名と各社の名前を分けると、方式を比べられる

2.5D、fan-out、3D積層、hybrid bondingは、ダイの置き方と配線方式の分類だ。CoWoS、EMIB、Foveros、SoICは、各社が付けた技術の名前である。TSMCの3DFabricも⁷、CoWoS、InFO、SoICを別の技術群として並べている。

分類	ダイ配置と配線	代表的な公開名称	主な比較項目
2.5Dインターポーザ	ダイを横方向に配置し、面状の中間配線で結ぶ	CoWoS-S、Foveros-S	配線密度、面積、電源、熱、コスト
局所シリコンbridge	ダイ間に必要な部分だけ細かいbridgeを配置	Intel EMIB、CoWoS-LのLSI	bridge配置、基板配線、組立性
RDLインターポーザ	ダイを横方向に配置し、polymerとCuの再配線層で結ぶ	CoWoS-R、Foveros-R	RDL歩留まり、反り、配線長
Fan-out	mold上の再配線層でダイ外へI/Oを広げる	InFO	EMC・MUF、RDLの反り、配線長、薄型化
3D積層	ロジックchipletを上下に積む	Foveros、SoIC	熱、積層順、known-good-die
Hybrid Bonding	Cuと絶縁膜の面を直接接合する	Foveros Direct、SoIC	平坦度、清浄度、位置合わせ、検査

図3三方式の断面と比較項目

2.5Dは全面のインターポーザで、bridgeはダイの境目だけで、3Dは上下に短く結ぶ。

3D積層は、HBMとの横の接続とは別の役割を持つ。Intelの資料では、Foveros Directは銅どうしを直接つなぐhybrid bondingでチップレットを上下に積み、EMIBの横接続とFoverosの縦積みを1つのパッケージに組み合わせた構成を3.5Dと呼ぶ。HBMを横に並べる2.5Dと、ロジックを上下に積む3Dは、同じパッケージの中で併用される。工程の順序は3Dパッケージングの工程フロー、接合の条件はHybrid Bondingの基礎に分けてまとめている。

近づけた代わりに、電源・熱・反り・歩留まりが量産の関門になる

短く広い配線でデータは届くようになるが、量産品にはさらに越えるべき条件がある。このサイトでは、それを次の4つの関門に整理している。広いI/Oへ安定して電力を送り、同時に切り替わる信号の品質を保つこと。GPUとHBMの熱をパッケージから冷却機構へ逃がすこと。大面積化と材料の熱膨張差による反りや応力から、バンプと接合界面を守ること。そして、不良のダイを組み立て前に取り除くことだ。

図4四つのgateと設計へ戻る測定

短く広い配線を量産品にするには、電源・信号、熱、機械・接合、歩留まり・検査の4つを同時に通す必要がある。

最後の歩留まりの関門は、基板実装より厳しい。Micronによれば、プリント基板ならはんだ不良の部品を外して付け直せるが、シリコンインターポーザではこの手直しができない。GPU側かHBM側のはんだ接合が1か所でも不良になると、GPUと数個のHBMを載せたパッケージがまるごと廃棄になる。そのためIntelは、組み立て前にウェーハ選別、個片ダイの選別、バーンインを重ね、良品と確かめたknown-good-dieだけを組立へ送る工程をテストサービス⁶として示す。各段階の判定対象はテストと選別で扱う。

機械の関門では、材料の選び方が効く。TSMCは、CoWoS-Rの再配線層とC4バンプ・アンダーフィルの層が、SoCと基板の熱膨張係数の差を吸収すると説明する。熱の関門は、最高温度、積層順、局所的な発熱、界面の熱抵抗を別々に測って詰める。設計上の限界は3DI / 3DICの熱的限界で扱っている。この4つの関門をどの職種が受け持つかは、先端パッケージの職種の解説にまとめた。

出典

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1
Micron：HBM2Eの統合と運用、基板の配線本数とHBM2Eの端子（2021年4月）micron.com ↩
2
Samsung Semiconductor：HBMの構造semiconductor.samsung.com ↩
3
Micron：HBM3Eの製品仕様micron.com ↩
4
JEDEC：HBM4規格JESD270-4の発行（2025年4月）jedec.org ↩
5
TSMC：CoWoS-S・R・Lの構造と寸法3dfabric.tsmc.com ↩
6
Intel Foundry：EMIB・Foverosとチップレットのテスト工程intel.com a b
7
TSMC：3DFabricの技術群3dfabric.tsmc.com ↩