ハイブリッドボンディングの利点と代償｜pitchは10 µm未満、アニール後は不可逆

hybrid bondingとは、microbumpのはんだを使わず、銅パッドどうしと絶縁膜どうしを直接貼り合わせる接合を指す。Intelの技術資料で接続間隔（pitch）を比べると、Foveros 2.5Dのmicrobumpが36 µm、hybrid bondingのFoveros Direct 3Dが10 µm未満で¹、Intelは接続密度で最大10倍細かいと説明する。はんだの抵抗と寄生もなくなる。die間の配線を短く密にしたい設計では、このpitchの差がhybrid bondingを選ぶ理由になる。

代わりに失うのは、アニール後のやり直しだ。接合技術のライセンス会社Adeiaは、hybrid bondingの接合がアニール後には絶縁膜と銅が分子レベルで融合し、部品を傷めずにはがせなくなる²と説明する。同社によれば、不良が見つかれば組み上げた全体を捨てるのが通例で、この「全部か無か」の性質が上流の工程管理、検査、歩留まり管理への圧力を強める。Adeia自身は、アニール前ならダイを外して載せ替えられる工程を提案している。

得るものは、はんだの分だけ詰まったpitchと小さな寄生

hybrid bondingの接合面は、配線工程と同じダマシン法で作る。imecの説明では、絶縁膜に穴を掘って銅を埋め、CMPで絶縁膜を平らに磨きながら銅パッドを数nmだけへこませ³、位置を合わせて室温で貼り合わせる。その後のアニールで、絶縁膜どうしと銅どうしが恒久的に接合する。

図1何と何を接合しているか

microbumpは上下のdieをはんだのバンプで橋渡しし、はんだの抵抗と寄生が残る。hybrid bondingは銅パッドどうしと絶縁膜どうしを同じ面で直接接合し、Intelの資料ではpitchを36 µmから10 µm未満へ詰める。

はんだのバンプがなくなる分、pitchの下限が変わる。Adeiaは、従来のmicrobumpの限界を20〜35 µmとし、hybrid bondingは1 µm未満まで詰められる²と書く。imecのEric Beyne氏も、はんだを使うダイ・ウェーハ接合は10〜5 µmのバンプpitchで頭打ちになるとみる⁴。

比べる点	microbump	hybrid bonding
pitch（Intel：Foveros 2.5DとFoveros Direct 3D）	36 µm	10 µm未満
接続密度（AMD 3D V-Cache、AMDのmicrobump 3D比、AMD社内データ）	1	15倍超
配線のエネルギー効率（同上）	1	3倍超
ダイ・ウェーハ接合のpitch（imec）	はんだ接合は10〜5 µmで頭打ちとみる	2 µmを実証

pitchが詰まれば、同じ面積に通せる配線が増える。AMDは3D V-Cacheについて、microbumpによる3D積層に比べて接続密度が15倍超、配線のエネルギー効率が3倍超と⁵、自社の社内データで示す。Intelも、はんだがなくなることで抵抗と寄生の影響が消え、pitchをはるかに詰められる¹と説明する。

研究の先端はさらに細かい。imecはウェーハどうしの接合で、2023年に400 nm pitch³、2026年5月にEVGと200 nm pitch⁶を示した。ダイをウェーハに1個ずつ置く接合では、2024年に2 µm pitch⁴に届いた。

失うのは、アニール後のやり直し

Adeiaの説明では、直接接合はほぼ一発勝負になる。同社によれば、ダイを置いた直後から絶縁膜どうしの接合は強く、下の接合面を傷めずに外すのは難しかった²。アニールを過ぎれば、もう分離できない。同社はこの「全部か無か」の性質を、量産規模を広げるうえでの重大な隘路²と呼ぶ。

やり直しの手段も研究されている。Adeiaは、接合直後の界面がまだ弱いことを利用し、刃や接着したスタッドで不良ダイを外して載せ替える方法²を示した。同社の説明では、外せる期間は室温で最長7日、−20℃の保管で1か月以上に延び、載せ替えた構造の電気歩留まりは約95〜100%だった。使えるのはアニール前のダイ・ウェーハ接合に限られる。

ウェーハどうしを貼る方式では、良品だけを選んで積むこともできない。imecは、ダイ・ウェーハ接合の利点を良品と確認したダイだけを積めるので複合歩留まりが上がること⁴だと説明する。ウェーハ接合では、両方のウェーハの良品率が掛け算で効く。試算すると、良品率90%のウェーハ2枚を貼れば、積層の良品率は最大81%になる。

Intelの資料も、Foveros Direct 3Dの利点に各ダイを別々に歩留まらせられる¹ことを挙げている。

代わりに、接合前の平坦度・清浄度・位置合わせが歩留まりを決める

やり直せない分、不良は接合の前に止めるしかない。imecのダイ・ウェーハ接合では、銅パッドのへこみを2.5 nm未満⁴に抑え、ダイを切り分けるときも粒子を出さないようプラズマダイシングを使った。粒子1個がどれだけの未接合を作るかは、ボイドと洗浄の記事で扱っている。

図2量産の負荷はどこに集中するか

アニール後はやり直せないので、不良は接合前の平坦度・清浄度・位置合わせで止め、接合後は検査と信頼性評価で確かめる。imecの実験では、重ね合わせのずれが歩留まりと絶縁破壊の両方に関わった。

位置合わせの許容幅は、pitchとともに縮む。imecは400 nm pitchのウェーハ接合で重ね合わせ誤差を150 nm未満に収めたうえで、量産で十分な歩留まりを得るには100 nm未満に抑える必要がある³と結論した。同じ研究では、重ね合わせのずれが歩留まりだけでなく絶縁破壊の強さにも関わることを確かめている。2 µm pitchのダイ・ウェーハ接合では、重ね合わせ誤差350 nm未満で、Kelvin構造の電気歩留まりが85%超、デイジーチェーンで70%超だった⁴。どの装置と計測で位置ずれを管理するかは位置合わせと検査の記事、ずれや段差が初期不良と長期信頼性の両方にどう出るかは歩留まりと信頼性の記事で比べている。

反りも同じ予算を食う。Kioxiaは3D NANDのCBA技術で、銅パッドの結晶性、CMP後の表面形状、接合時の表面状態、位置合わせとあわせて、ウェーハの反りの制御⁷を開発項目に挙げた。上下に積んだ後の熱の逃げ道は、3DIの熱的限界で扱う。

量産はキャッシュ積層、イメージセンサー、3D NANDで始まっている

ロジックでは、TSMCが3 nmのSoIC積層を2025年に量産へ入れた⁸。IntelはFoveros Direct 3Dの初搭載先を開発名Clearwater ForestのXeonとしていた⁹。Clearwater ForestはXeon 6+¹⁰として2026年第2四半期に発売された¹¹。Samsungは6 µm未満のhybrid Cu bondingを開発中としている¹²。3社の段階の違いは、TSMC・Intel・Samsungの量産状況で比べた。

ロジック以外では、imecによれば積層イメージセンサーと、3D NANDの上にCMOS回路を重ねる用途で³、約1 µm pitchのウェーハ接合が量産されている。どの製品で量産されているかは産業工程の地図に、microbumpとどちらを選ぶかの条件は採用条件の記事にまとめている。

関連ページ

• 前工程洗浄・表面前工程・再汚染管理
• 後工程先端パッケージングとは何か
• 後工程後工程とパッケージング
• 後工程3DI / 3DIC の熱的限界
• 後工程Hybrid Bondingは産業のどの工程に使われるか
• 後工程Hybrid Bondingの歩留まり・信頼性
• 後工程Hybrid Bondingの位置合わせ・検査を分類する
• 装置・品質AMAT・Lam・TELの3D実装装置を比較する
• 前工程Backside alignment / overlay metrology の判定項目
• 装置・品質検査・計測・オーバーレイ装置の役割分担
• 装置・品質歩留まりと欠陥管理
• 後工程TSMC・Intel・Samsungのhybrid bonding量産状況
• 後工程hybrid bondingを選ぶ条件
• 後工程Hybrid Bondingのボイドと洗浄
• 企業研究企業研究：Intel
• 企業研究企業研究：TSMC
• 企業研究企業研究：AMD

出典

12件を表示

1. 1
   Intel：Foveros Direct 3Dの技術資料（2025年11月）intel.com ↩abc
2. 2
   Adeia：再作業できるダイ・ウェーハhybrid bonding工程（ECTC配布資料）marketing.adeia.com ↩abcde
3. 3
   imec：ウェーハ接合の400 nm pitchと重ね合わせの要求（2024年2月）imec-int.com ↩abcd
4. 4
   imec：ダイ・ウェーハ接合の2 µm pitch（2024年5月）imec-int.com ↩abcde
5. 5
   AMD：3D V-Cacheの接続密度とエネルギー効率amd.com ↩
6. 6
   imec・EVG：ウェーハ接合の200 nm pitch（2026年5月）imec-int.com ↩
7. 7
   Kioxia：CBA技術の開発項目（2024年3月）kioxia.com ↩
8. 8
   TSMC：2025年年次報告書の事業活動（SoICの量産）investor.tsmc.com ↩
9. 9
   Intel：Foveros Direct 3Dの初搭載先intel.com ↩
10. 10
    Intel：Xeon 6+（Clearwater Forest）の発売予定（2025年10月）intel.com ↩
11. 11
    Intel：Xeon 6+の製品仕様と発売時期intel.com ↩
12. 12
    Samsung：Advanced Heterogeneous Integration（3D Cube-H）semiconductor.samsung.com ↩