裏面電源の量産条件は表裏の位置合わせ｜許されるずれは10 nm未満

裏面電源（BSPD）とCMOS 2.0では、ウェーハの裏から開けたビアを、表側で作った配線の上へ正確に着地させられるかどうかが量産の条件になる。imecは、裏面の貫通ビア（nTSV）を埋め込み電源レール（BPR）へ着地させるには重ね合わせを10 nmより良くする必要があるとし¹、2022年にはx、yとも約100 nmあったずれを、露光の補正で10 nmまで詰めた²。裏面電源を量産できるかは、この着地精度で決まる。

表裏の位置合わせとは、裏から加工するビアや配線を、表側で作った構造の位置へ、許されるずれの内側で重ねることだ。要求は方式が進むほど厳しい。imecのEric Beyneは2025年、初期の裏面電源ならゆがみを補正した後で20 nmの重ね合わせで足りるが、裏からゲートへ直接つなぐなら3 nm程度が要る³と述べた。しかし素子の外に置いた目印を光で読む従来の計測では、埋もれた構造のずれを測りにくい。

裏面のビアは、表側で作った着地点を裏から狙う

これまでのチップは、トランジスタを作った面の上に電源と信号の配線をまとめて積んできた。裏面電源は電源の配線をウェーハの裏へ移し、表側を信号の配線に空ける。imecの工程では、表側を作り終えたウェーハを別のウェーハへ貼り合わせ、元の基板を500 nm以下まで削ってから²、裏からnTSVを開けてBPRへつなぐ。

裏から露光するとき、着地点のBPRは薄いSiの向こう側にある。imecはこの露光を、Siを通して位置合わせするリソグラフィ¹で行う。BPRもnTSVも標準セルの寸法で作る部品なので、許されるずれは10 nm未満になる。着地がずれればビアと着地点の接触が減り、抵抗の上昇や断線、隣の配線との短絡につながる。

図1表で作った pad に裏から via を重ねる

裏面のビアは、表側で作ったBPRへ薄いSiの裏から着地させる。ずれが許容を超えると、設計が正しくても抵抗の上昇や断線・短絡につながる。

CMOS 2.0では、表裏の位置合わせがチップのあちこちに現れる。imecが2024年に打ち出したCMOS 2.0は、SoCを機能ごとの層に分けて積み、層どうしを貼り合わせ、各層の表と裏の配線をつなぐ⁴。imecは2025年のVLSIで、幅55 nmの裏面配線と直径20 nmのビア底の間に15 nmの余裕しかない試験構造⁴を示し、裏面の露光ごとに高次の補正をかけて、貼り合わせと薄化で生じた格子のゆがみを打ち消せばこの仕様に届くとした。上下にトランジスタを積むCFETでも、貼り合わせで生じる変形を露光の重ね合わせ補正で吸収する必要がある⁵。

着地先ごとに必要な重ね合わせと、論文ごとのインテグレーションの違いは裏面の重ね合わせに要る精度で比べている。

ずれの出どころは、表側、貼り合わせ、裏面の3つに分けて考えられる

1つ目は、表側で置いた着地点そのものの位置だ。表側の配線や着地点は、ASMLのNXT:2100iのような露光機で層ごとに重ねて作る。露光機にも機械ごとの重ね合わせ誤差があり、ASMLはNXT:2100iで単一機の重ね合わせを最大10%（0.9 nm）改善した⁶と説明する。

2つ目は、貼り合わせと薄化で生じるウェーハのゆがみだ。Beyneは、1 ppmの伸びでもウェーハの端では150 nmずれる²と説明する。1 ppmは温度1°C分にも満たない伸びだ。ASML、CEA-Leti、EVGの共同研究は、裏面電源向けの貼り合わせで生じたゆがみを60〜80 nmと測り、露光機の補正で約15 nm（平均＋3σ）まで下げた⁷。2 nm世代以降にはこれでも大きく、目標は10 nm以下だ。貼り合わせ装置も合わせ込みを担い、EVGのGEMINI FBはウェーハ同士を50 nm未満の精度で合わせる⁸。

3つ目は、裏面の露光の座標系のずれだ。Applied Materialsは、裏から加工すると表側の基準になる層が隠れて位置合わせが難しくなり、ゆがみも配線のパターンに左右されて、予測しにくい非線形の誤差になる⁹と指摘する。露光機は露光する区画ごとに補正をかけ、裏面の接続をTSVへ合わせる³。

図2ずれの発生源と測る装置、返し先

ずれは表側の露光、貼り合わせと薄化、裏面の露光の3段で別々に生まれる。最後の重ね合わせ計測で測り、露光や加工の条件へ返す。

この3つは別々の工程で生まれるので、裏面の露光機だけで守ることはできない。検査・計測装置が測ったずれを、表側の露光、貼り合わせ、裏面の露光のどこへ返すかが、誤差の予算を決める。同じ問題は、チップ同士を貼るHybrid Bondingの位置合わせにも現れる。

誤差の出どころごとに各社がどこで計測して補正しているかは、裏面の重ね合わせ誤差と補正にまとめた。

光で読む目印では、デバイスのすぐ近くのずれを測りにくい

これまでの重ね合わせ計測は、素子の外に置いた大きな目印を光で読んできた。KLAのArcher 750は、目印を画像で読み、波長を10 nm刻みで選べる重ね合わせ計測機だ¹⁰。裏面電源では、ビアがナノシートやソース・ドレインのすぐ近くへ着地する。Applied Materialsは、素子の外に置いた目印のずれが、素子そのもののずれを代表しにくくなる⁹と指摘する。

候補の1つは電子ビームで、素子のすぐ近くを直接測る。Applied Materialsは、量産には最大60 keVの高い加速で電子を積層の奥へ届け、反射電子で埋もれた構造を写す装置が要るとし⁹、ゆがみの補正が単純なずらしを超えるため、ウェーハ1枚あたりの測定点は10〜100倍に増えるという。KLAの電子ビーム検査装置eSL10も、検査から計測へ用途を広げられる設計をとる¹¹。

もう1つの候補はX線だ。KLAはX線散乱で重ね合わせを測る方法¹²を特許にしており、光を通さない材料の層が増えていることを理由に挙げる。X線は光が届かない埋もれた層の目印まで読めるので、裏面電源の計測では電子ビームと並ぶ候補になる。裏面の重ね合わせの計測原理で比較したとおり、どちらが有望かは、素子の上で直接測れるかと、ウェーハ1枚あたりに必要な計測点数をこなせるかで決まる。

関連ページ

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• 企業研究企業研究：KLA
• 企業研究企業研究：ASML
• 企業研究企業研究：Applied Materials

出典

12件を表示

1. 1
   imec：埋め込み電源レールと裏面からの電源供給、nTSVの着地に要る10 nm未満の重ね合わせ（2022年11月）imec-int.com ↩ab
2. 2
   Semiconductor Engineering：裏面電源の課題、imecが100 nmのずれを10 nmへ補正（2022年11月）semiengineering.com ↩abc
3. 3
   Semiconductor Engineering：量産に近づく裏面電源、方式別の重ね合わせ要求（2025年4月）semiengineering.com ↩ab
4. 4
   imec：CMOS 2.0に向けた表裏の高密度接続とハイブリッド接合、2025年VLSIの裏面ビア（2025年8月）imec-int.com ↩ab
5. 5
   imec：モノリシックCFETの工程フローと、貼り合わせ変形の重ね合わせ補正（2023年6月）imec-int.com ↩
6. 6
   ASML：液浸露光機TWINSCAN NXT:2100iの製品情報と重ね合わせ性能asml.com ↩
7. 7
   SPIE（ASML・CEA-Leti・EVG）：裏面電源向けウェーハ接合のゆがみと露光機補正（2023年4月）doi.org ↩
8. 8
   EV Group：融着接合装置GEMINI FBとSmartView NT3の位置合わせ精度の製品情報evgroup.com ↩
9. 9
   Applied Materials：裏面電源が求める次世代の電子ビーム計測（2025年7月）appliedmaterials.com ↩abc
10. 10
    KLA：画像式の重ね合わせ計測機Archer 750の製品情報（2020年2月）kla.com ↩
11. 11
    KLA：電子ビーム検査装置eSL10の発表（2020年7月）kla.com ↩
12. 12
    KLA：X線による重ね合わせ計測の特許US10545104（2020年1月）patents.google.com ↩