CFETの配線を収めるimecのMRW｜セル高さは3.5トラックへ低下

CFET（complementary FET）とは、nMOSとpMOSを縦に積んで標準セルを小さくする次世代のトランジスタ構造だ。ただし積むだけでは面積は減らない。上下に重なったトランジスタへ、信号と電源を別々につなぐ配線をセルの中に収められるかで、CFETの価値は決まる。この配線を担うのが、トランジスタと最初の配線層の間にあるMOL（middle-of-line）だ。

imecは、CFETを標準セルへ組み込む課題のうち、MOL接続が特に難しいと位置づけている¹。その答えとしてimecがA7世代向けに出したのが、信号を2列のCFETの間に立てた共用の壁（MRW）で通し、電源を裏面から入れる構成だ。この構成でセル高さは4トラックから3.5トラックへ下がる。

CFETはナノシートの次の本命で、主要3社が試作まで進めた

imecのロジック技術ロードマップでは、2nmで始まったナノシートの時代をフォークシートがA10世代まで延ばし、A7世代からCFETが引き継ぐ²。nMOSとpMOSを積むと、両者の間隔がセル高さの計算から消える。imecは、トランジスタへの接続技術と組み合わせればセル高さを5トラックから4トラック以下へ下げられる³と見込む。フォークシートからCFETへの移り方はフォークシートとCFETのロードマップで扱う。

TSMCとSamsungが量産時期を示した次のノードは、GAAの延長にある。TSMCは2028年に量産を始めるA14で、ナノシートでの設計最適化の経験をもとにセル構造をNanoFlex Proへ進める⁴。SamsungはGAAの量産が3年目に入り、1.4nm世代のSF1.4を2027年に量産する⁵計画だ。

一方で研究段階のCFETは、2023年12月のIEDMでIntel、Samsung、TSMCの3社がそろって試作を発表した⁶。Intelはゲートピッチ60 nmでインバーターを動かし、Samsungは48 nmと45 nm、TSMCは48 nmのピッチで単体の素子を示した。2023年12月時点で、専門家は商用化を7〜10年先と見積もっていた（IEEE Spectrum）。

積んだ面積の利点は、上下をつなぐ配線で削られる

IEEE Spectrumによれば、積んだ2つのトランジスタをインバーターにする配線は、積んで得た面積の利点を削る。Intelは下段のトランジスタへ基板の下から接続して配線の混雑を減らし⁶、Samsungも下段を基板の下から接続した。Intelは自社の発表で、この試作を裏面電源と裏面からの直接コンタクトと組み合わせた⁷と説明している。

CFETのMOLには、ナノシートにない仕事が3つある。上段と下段のソース・ドレインを別々に取り出すこと、上下をつなぐ信号の通り道を作ること、電源を下段と上段へ届けることだ。上下のコンタクトは、2本の高いゲートの間の狭い空間に縦に重ね、その間をもう一段の絶縁膜で分ける必要がある。imecはこのstacked MOLの加工実証を2023年に示した³。

図1CFET 標準セル断面と5つの module

CFETのMOLは、上下のコンタクトを縦に重ねるstacked MOL、2列の間で信号を通す共用MRW、セル境界の電源壁と裏面コンタクトで電源を届ける経路に分かれる。破線は選択肢で、下段のコンタクトを裏面から取ると、ウェーハの貼り合わせと3 nm未満の重ね合わせが要る。

imecは2024年、上下に積んだコンタクトを持つCFETを電気的に動かした⁸。ところが表側から下段のコンタクトを作ると、下段の接触抵抗と上段のソース・ドレインを作る工程の余裕が互いに縛り合った。表側だけで作った場合、上段トランジスタの生存率は11%にとどまった。下段のコンタクトを裏面から作ると、生存率は79%に上がった。imecはこの結果から、裏面コンタクトを産業界にとって有力な選択肢とみている。

imecの答えは、信号を中央の共用壁へ、電源を裏面へ分けること

imecが2024年のIEDMで提案したdouble-row CFETは¹、セルの片側を電源、もう片側を信号に割り当てる。電源側には、上段へ裏面から電源を届けるレールと、下段への裏面直接コンタクトを置く。信号側には、上段と下段をつなぐMRW（middle routing wall）を置く。この基本セルを鏡像に2つ並べ、2列のCFETで1本のMRWを共用する。

imecの設計と工程の同時最適化（DTCO）では、セル高さは1列型CFETの4トラックから3.5トラックへ下がり、SRAMセルの面積は15%減る。A14世代のナノシートで作るSRAMと比べると、面積は40%超小さい。MRWは信号のための壁で、電源レールとは役割が違う。

MRWは工程も減らす。2列で1本の溝を共用するので、上下をつなぐための高アスペクト比のビアを別に掘る必要がなくなり、MOLの工程の複雑さとコストが下がる¹。

残る関門は、裏面の重ね合わせと世代をまたぐ性能だ

電源側の裏面コンタクトは、重ね合わせの精度を厳しくする。imecは2024年のIEDMで、下段pMOSのソース・ドレインへ裏面から直接コンタクトしたCFETを動かした。表側で作ったソース・ドレイン、裏面コンタクト、裏面の配線層の間を、EUVによる裏面パターニングで3 nm未満の重ね合わせ精度¹で合わせている。ウェーハを貼り合わせると変形が起きるので、露光の重ね合わせ補正を専用に用意する必要がある³。裏面の重ね合わせ計測は裏面の位置合わせとオーバーレイ計測で扱う。

もう1つの関門は、CFETを1世代で終わらせないことだ。imecによれば、新しいトランジスタ構造は装置投資とリスクが大きく、産業界は切り替えに慎重だ。そのため移行の成功には複数世代で使えることが重要だ²とimecは見る。imecのDTCOでは、A7ではゲートの寄生容量を減らせばN2ナノシート並みの性能が出て、電源の壁をMOLへ移すM0 power railは追加の利点になる。A5ではCFETにフォークシートの壁を組み合わせ、A3ではさらに、nMOSとpMOSでチャネルの結晶方位を変える構成が要る。imecの評価では、最適な方位の組み合わせで駆動電流は最大20%増える。

図2signal 側と power 側で担う module

信号は表側のMOLと配線層で、電源は裏面とMOLで受け持つ。下段のコンタクトを裏面へ移すと上段トランジスタの生存率は11%から79%に上がり、その代わりに貼り合わせと重ね合わせの要求が増える。

M0 power railと裏面コンタクトの詳しい比較はCFETのM0 railと裏面コンタクトで扱う。裏面電源の基本は裏面電源供給（BSPD）にまとめた。

関連ページ

• 前工程フォークシートとCFETのロードマップ
• 前工程CFETのM0 railと裏面コンタクト
• 前工程GAAのロードマップと次の構造候補
• 前工程Moコンタクトと選択成長の量産条件
• 前工程Ru局所配線とsemi-damasceneの量産条件
• 前工程裏面電源供給（BSPD）
• 前工程裏面の位置合わせとオーバーレイ計測
• 前工程Buried Power Rail
• 工程フロー半導体製造フロー全体像
• 企業研究企業研究：Samsung Semiconductor
• 企業研究企業研究：TSMC
• 企業研究企業研究：Intel

出典

8件を表示

1. 1
   imec：double-row CFETとMRW、A7向け標準セル（2024年12月）imec-int.com ↩abcd
2. 2
   imec：A7からA3までCFETを延ばす性能ブースター（2026年2月）imec-int.com ↩ab
3. 3
   imec：モノリシックCFETの工程とstacked MOL、裏面接続の課題（2023年6月）imec-int.com ↩abc
4. 4
   TSMC：A14の発表と2028年量産（2025年4月）pr.tsmc.com ↩
5. 5
   Samsung：SF1.4の2027年量産とGAA（SFF 2024、2024年6月）news.samsung.com ↩
6. 6
   IEEE Spectrum：Intel、Samsung、TSMCのCFET試作（2023年12月）spectrum.ieee.org ↩ab
7. 7
   Intel：IEDM 2023の積層CFETと裏面直接コンタクト（2023年12月）intel.com ↩
8. 8
   imec：上下に積んだコンタクトを持つCFETと裏面コンタクトの生存率（2024年6月）imec-int.com ↩