半導体製造工程前工程・後工程の流れを図で解説
半導体の工程名を一覧で覚えた読者がまず詰まるのは、エッチングのあとになぜ再び露光へ戻るのか、ダイシングは前工程と後工程のどちらへ入るのかという順序の質問です。工程名は辞書の見出しのように独立して並びますが、実際のウェーハは同じ装置群を何十周も回り、そのたびに膜と配線が1層ずつ積み上がります。工程表の1行は1回の通過として読めるのに、実物のロジック製品は配線層を何層も積むため、同じ行を何度も通ります。この周回の回数が、工程順の表からいちばん抜け落ちる情報です。
半導体製造工程とは、前工程でウェーハ上に素子と配線を形成し、後工程でチップを切り出して基板へ実装し、最終検査に合格したものだけを出荷する一連のフローです。このページは、その周回と直列の切り替わり方を工程順の図に描いたうえで、前工程 / 後工程 / 装置 / 材料 / 歩留まり / 先端パッケージングのどこから読み始めれば自分の質問に届くかを、入口別の対応表として示します。一通りたどったあとは、工程名を順序と担当区間の両方で言い分けられるようになり、次に開くページも入口別に選べます。
前工程の1周は、膜づくりで絶縁膜や電極膜を重ねるところから始まり、露光1でマスクの像を縮小してウェーハへ焼き付け、エッチングで不要部分を削り、イオン注入と熱処理で電気特性を与え、CMPで段差をならして次の層の下地へ戻ります。この1周が配線層の数だけ繰り返され、ウェーハが円盤のまま保たれる区間が前工程です。
業界の層と会社の役割差から入りたい場合は、先に半導体業界にはどんな会社がある？会社一覧と役割分類を確認すると、EDA / ファブレス / IDM / ファウンドリ / 装置 / 材料 / OSAT の受け渡しを固定できます。
工程区分と最初に読むページをそろえるなら、半導体製造工程とは何かから入ると、前工程 / 後工程 / 装置 / 材料 / 歩留まりの接続点を最初に固定できます。
2.5D、3D積層、CoWoS、hybrid bonding などの検索語から入った場合は、後工程の中でも接続方式と量産検査が変わる領域として先端パッケージングとは何かへ進むと、方式名、platform 名、工程制約を分けて確認できます。
- 前工程: ウェーハ上に素子や配線をつくる工程
- 後工程: 出来上がったチップを切り出し、実装し、検査して製品化する工程
工程順で確認する
Section titled “工程順で確認する”| 区分 | 主な工程 | 役割 |
|---|---|---|
| 基板準備 | シリコン単結晶、ウェーハ加工 | 出発点となる高品質な基板を用意する |
| 膜づくり | 酸化、CVD、PVD | 絶縁膜、保護膜、電極膜などを形成する |
| パターン形成 | レジスト塗布、露光、現像 | 回路形状をウェーハ上へ転写する |
| 形づくり | エッチング、洗浄 | 不要部分を削って立体構造をつくる |
| 電気特性づけ | イオン注入、熱処理 | 導電性や接合特性を調整する |
| 平坦化・多層化 | CMP、再成膜、再露光 | 多層配線や微細構造を積み上げる |
| 後工程 | ダイシング、実装、封止、最終検査 | チップを部品・製品として使える形にする |
検索から入りやすいテーマ別の参照開始表
Section titled “検索から入りやすいテーマ別の参照開始表”3本の入口は、最初に開くページこそ別々ですが、2ページ先ではどれも工程順の表へ合流します。会社の役割差から入った読者は装置と材料の担当会社まで、工程の順番から入った読者は装置カテゴリと材料カテゴリまで、先端パッケージングの検索語から入った読者は量産検査の項目まで進んだところで、同じ工程順の上に載ります。下の表は、その3本を含む10通りの入口を、最初と次の2ページ組にしたものです。
| 検索で調べたいこと | 最初に開くページ | 次に開くページ |
|---|---|---|
| 半導体業界の全体像 | 半導体業界にはどんな会社がある？会社一覧と役割分類 | 半導体製造工程とは何か |
| 半導体製造工程の全体像 | 半導体製造工程とは何か | このページ |
| 露光からエッチングまでの流れ | 露光とリソグラフィ | エッチング |
| 装置カテゴリ、材料カテゴリ、評価項目の対応 | 工程別の装置と材料 | 工程別の装置シェアと競争構造 |
| 先端ロジックの主要制約 | High-NA EUVの量産ボトルネック | Backside Power Delivery とは何か |
| BEOL配線、低k、Ru local interconnect、計測 | BEOLメタライゼーション | BEOL新金属の計測・検査 |
| 先端パッケージング、2.5D、3D積層、CoWoS、hybrid bonding | 先端パッケージングとは何か | 3Dパッケージングの工程フローと量産課題 |
| ウェーハプローブ、部分実装後テスト、最終テスト | テストと選別 | 歩留まりと欠陥管理 |
| AI/HPC package の基板材料 | ガラスコア基板と先端パッケージング | 工程別の装置と材料 |
| 歩留まりと欠陥管理 | 歩留まりと欠陥管理 | 検査・計測・オーバーレイ装置の役割分担 |
電気特性づけを独立した工程として整理したい場合は、ドーパント導入側のイオン注入と、活性化・欠陥回復・接触抵抗・thermal budget 側の熱処理・アニールとサーマルバジェットをセットで確認すると、工程順の関係を固定できます。その間で source/drain の体積、応力、接触 landing をどう作るかを具体化したい場合は、ソース/ドレインエピタキシーと歪み工学を挟むと、注入 → epi → 熱処理 → contact の連鎖を工程順で追えます。
パターン形成を基本から確認するなら露光とリソグラフィが出発ページです。
その露光の中でも、チップの最も微細な層を描く用途に使われるのが EUV露光装置だと2、ASMLが製品ページで公開しています。
その先で、なぜ High-NA EUV は scanner だけで量産条件が決まらないのかを確認するなら High-NA EUVの量産ボトルネックに進むと、mask、track、resist、inspection が同じ論点に入る理由を工程別に追えます。
同じ High-NA でも、どのレジストをどのパターンで選ぶかを先に比較したい場合は High-NA EUVレジスト比較へ進むと、CAR、MOR、dry resist、MTR の役割分担を分けて比較できます。 mask 側の制約を分ける場合は High-NA EUVのマスク・ペリクル・stitching へ進むと、half-field、mask absorber、pellicle、stitching 境界を同じ表で確認できます。
工程全体を装置カテゴリと材料カテゴリで整理したい場合は、ここから工程別の装置と材料へ進むと、どの工程でどの装置がどの材料を処理するかを一覧で固定できます。
そのあと工程別の装置シェアと競争構造とベンダー別の装置カタログ総覧を順に確認すると、工程位置、装置カテゴリ、会社別ラインアップを同じ軸で比較できます。
特に先端ロジックでは、トランジスタを作った後の BEOL配線が回路性能の主要な制約になります。
Cu、W、Mo、Ruなどの金属選択と装置戦略は、BEOLメタライゼーションで詳しく整理しています。
その一段トランジスタ側には、source/drain と最初の配線層の間にある MOL contact があります。
Mo contact と selective deposition の量産条件では、従来 W、selective W、selective Mo の差と、表面前処理、CMP、計測まで含めた確認項目を整理しています。
その一段上の first local interconnect metal layer では、Cu dual-damascene を続けるか、Ru semi-damascene へ切り替えるかが別の論点になります。
Ru配線の量産条件では、Cu dual-damascene、Cu延命 + RuCo liner、Ru semi-damascene を比較し、direct metal etch、FSAV、air gap の役割を整理しています。
同じBEOLでも、抵抗をどこまで下げられるかと配線間容量をどこまで下げられるかは別の論点です。
low-k と air gap の使い分け、自己発熱、TDDB、semi-damascene との接続は Low-kとAir Gapの基礎と量産論点に切り分けて整理しています。その形成順序を Ru direct etch / air gap / FSAV の単位で確認したい場合は Ru配線の量産条件を参照してください。
そのBEOLを実際に量産で成立させるうえでは、CMP が配線段差、low-k保護、欠陥密度を次工程が許容する状態へ整えられるかが極めて重要です。
さらに、その前後で半導体の洗浄と表面前処理｜再汚染と待ち時間の管理を組み込むと、エッチ後残渣、post-CMP clean、hybrid bonding 前の queue time を一連の工程管理として整理できます。
さらに、出来上がりをどう評価するかは BEOL新金属の計測・検査、検査・計測・オーバーレイ装置の役割分担、歩留まりと欠陥管理で確認できます。
また、先端ロジックでは GAAを作るだけではなく、backside power delivery で電源供給そのものをどう変えるかも、ノード差別化の主要領域になっています。
その中核 building block である Buried Power Rail を独立ページとして確認すると、なぜ track height、IR drop、front-back alignment が同じ検討項目に入るのかを切り分けられます。
同じ前工程でも、A10 / A7 / A5 / A3 で device architecture をどう切り替えるかは別の論点です。
フォークシートとCFETのロードマップでは、outer-wall forksheet が A10 向けの延長構造であり、CFET が A7 以降の候補であり、さらに A5 / A3 で forksheet 系 booster が再び必要になる流れを整理しています。
その CFET 側で、double-row cell、direct backside contact、M0 power rail の役割分担を切り分けたい場合は、CFETのM0 railとbackside contact を合わせると、device roadmap と power / signal routing の関係を同じ node 軸で追いやすくなります。
さらに、stacked MOL、shared MRW、direct backside contact、first local interconnect の境界を layer ごとに分けたい場合は、CFETのMOL接続とMRW を合わせると、CFET を transistor 構造ではなく接続モジュールの分担として切り分けられます。
前工程で起きていること
Section titled “前工程で起きていること”前工程では、薄膜をつける、必要な形だけ残す、不純物を入れる、表面をならす、を何度も繰り返します。
この反復の中でトランジスタや配線が積み上がり、回路として機能する構造になります。
工程順の表を、上から下へ1回だけ進む手順と誤解しやすい点があります。実際の前工程では、膜づくりからパターン形成、形づくり、電気特性づけ、平坦化までが1つの層につき1周となり、配線層の数だけ同じ装置群を回ります。ダイシングを前工程の締めくくりと混同する読み方も、同じ理由で起こります。ウェーハが円盤のまま保たれる区間はすべて前工程で、切り分けた先からが後工程です。
後工程で起きていること
Section titled “後工程で起きていること”後工程では、1枚のウェーハの上に並んだ多数のチップを切り出し、基板に載せ、電気的につなぎ、外部環境から守り、最終的な検査を行います。この区間を専業で受託するOSATは3、ダイに切り分けたあと動作テストを行い、合格品をパッケージへ実装・封止して製品へ仕上げる会社群だと東京エレクトロンが公開しています。
その中でも先端ロジックでは、どう包むかよりどの接続密度・抵抗・電力で実装するかが主要課題になりつつあります。 先端パッケージングとは何かを確認すると、CoWoS、SoIC、Foveros、hybrid bonding が、通常の後工程と共通部分を持ちながら追加の論点を持つ理由を切り分けられます。 package substrate 側の材料制約を分けて確認する場合は、ガラスコア基板と先端パッケージングで有機基板、シリコン interposer、glass core substrate、temporary glass carrier の役割差を整理できます。出荷判定、known-good-die、バーンイン、信頼性試験の位置づけはテストと選別で、後工程の最後にどのデータを歩留まり改善へ戻すかとして整理しています。方式名の側では、Foveros4 が能動素子を持つベースダイの上へチップレットを3Dで積む方式だとIntelが公開しており、同じ後工程の枠に入りながら実装の段数が増える例になります。
どこで難しさが増えるか
Section titled “どこで難しさが増えるか”- 微細化が進むほど露光とエッチングの管理が厳しくなる
- 層数が増えるほど平坦化とアライメントが難しくなる
- 不良が少し増えるだけで歩留まりに大きく響く
- 工程単体ではなく工程間の相互作用が支配的になる
工程順のどこが自分の仕事に直結するかは、担当によって別々です。プロセス担当なら電気特性づけと平坦化の1周ぶんの温度時間条件、検査担当なら最終検査へ届く前のどの工程で欠陥密度を測るか、設計担当なら配線層の数がそのまま前工程の周回数になる点が、次の比較軸になります。次は工程別の装置と材料へ進み、この工程順を装置カテゴリと材料カテゴリの軸で組み直してください。そのうえで歩留まりと欠陥管理を開くと、1周ごとに生まれた欠陥が最終検査までにどれだけ積み重なるかを比べられます。
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- 1Lithography principles | ASMLasml.com ・ マスクの像を光学系で縮小し、感光性のウェーハへ焼き付ける露光の原理を公開しているページ。閲覧日 2026-09-10 ↩
- 2EUV lithography systems | ASMLasml.com ・ EUV露光装置がチップの最も微細な層を描く用途に使われること。閲覧日 2026-09-10 ↩
- 3半導体の進化で揺れ動く、後工程「OSAT」の立ち位置を解説 | 東京エレクトロン TELESCOPE magazinetel.co.jp ・ OSATがダイの切り分けと動作テスト、合格品のパッケージ実装・封止までを受託する会社群であること。閲覧日 2026-09-10 ↩
- 4Advanced Packaging | Intel Foundryintel.com ・ Foveros Direct 3D が能動素子を持つベースダイの上へチップレットを3Dで積む方式であること。閲覧日 2026-09-10 ↩