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CFETの裏面コンタクトで上段生存率79%｜表から作る場合は11%とimec試作

monolithic CFET（相補型FET）で下段トランジスタのコンタクトを裏面から作ると、上段トランジスタ（top device）の生存率が上がる。imecの2024年の試作では、表から作った場合の11%と比べ、裏面から作ると79%だった1。imecはこの結果をもとに、裏面からの下段コンタクトを産業界にとって魅力のある選択肢と評価した1。表から作ると、上下のトランジスタの間の狭い縦の空間で、上段のソース・ドレインを作る加工余裕が狭くなる。

裏面コンタクトは、ウェーハを貼り合わせて薄く削った後に裏面の層を表の構造へ重ねる工程で作る。この工程は裏面電源と共通で、imecがA7世代向けに提案したdouble-row CFETでも、電源レールが裏面から上段へ電源を送り、下段トランジスタは裏面へ直接つながる。コンタクトをどう取り回すのが最適かは、imecが研究を続けている。

下段コンタクトを表から作ると、上段のソース・ドレイン形成の加工余裕が狭くなる

Section titled “下段コンタクトを表から作ると、上段のソース・ドレイン形成の加工余裕が狭くなる”

monolithic CFETは、nMOSとpMOSを同じウェーハの上で縦に積み、上下で共通のゲートを持つ構造だ。imecは2024年のVLSIシンポジウムで、上下のソース・ドレインに積み重ねたコンタクトを持つCFETを初めて電気的に動かした1。試作はゲート長18 nm、ゲートピッチ60 nm、nとpの縦の間隔50 nmで、上下のコンタクトはどちらも表から取っている。

CFETに固有の工程は2つある。1つは上下のゲートを絶縁し、nとpでしきい値電圧を変えるための中間誘電体分離（MDI）だ。もう1つが積み重ねたコンタクトで、下段コンタクトの金属を埋めて削り戻し、その上に絶縁膜を埋めて削り戻す。これをMDIと同じ狭い縦の空間で行う。

imecのNaoto Horiguchi氏によれば、表から下段コンタクトを作ると、下段コンタクトの抵抗が問題になり、上段のソース・ドレイン形成の加工余裕（プロセスウィンドウ）も狭まった1。下段コンタクトの形成を裏面へ移すと、貼り合わせと薄化の工程は増えるが、上段の生存率は11%から79%に上がった。

図1bottom contact をどちら側から取るか
A. frontside stacked top/bottom contacts frontside（配線層側） top contact bottom contact top device 縦分離 50nm 狭い縦方向空間 bottom device wafer backside（contact 未使用） bottom contact resistance と top S/D formation の process window が狭くなる top device survival rate 11% bottom contact を backside へ移す B. direct backside contact frontside（配線層側） top contact top device top S/D の process window 拡大 bottom device direct backside contact wafer backside（bottom contact を形成） bottom contact を backside から形成 top S/D の process window が広がる top device survival rate 79%
下段のコンタクトを表から通すと（A）、上段トランジスタ脇の狭い縦の空間で2本のコンタクトを加工することになり、下段コンタクトの抵抗が問題になり、上段のソース・ドレイン形成の加工余裕が狭くなる。裏面から取ると（B）上段側の加工余裕が広がり、imecの試作では上段の生存率が11%から79%に上がった。

A7世代向けのセルは、下段トランジスタを裏面へ直接つなぐ

Section titled “A7世代向けのセルは、下段トランジスタを裏面へ直接つなぐ”

imecは2024年のIEDMで、CFETを2列に並べたdouble-row CFETをA7世代の標準セルとして提案した2。基本のセルは片側を電源用、反対側を信号用に分ける。電源側には、裏面から上段へ電源を送るVSSの電源レールと、下段トランジスタを裏面へ直接つなぐ接続がある。信号側には、上下のトランジスタをつなぐ中間配線壁（MRW）を置く。このセルを鏡写しに2つ並べ、MRWを2列で共有したものがdouble-row CFETだ。

imecの設計・プロセス協調最適化（DTCO）によれば、MRWはトランジスタ3.7個に1本あれば論理セルとSRAMセルを組める。その結果、セルの高さは1列のCFETの4トラック（4T）から3.5Tに縮み、SRAMセルの面積は15%小さくなる2。A14世代のナノシートで作るSRAMと比べると、面積は40%以上縮む。MRWを共有するので、上下をつなぐために必要な場合に追加する高アスペクト比のビアが要らなくなり、配線と素子の間の層（MOL）の加工が簡単になる。MRWとMOLの役割分担はCFETのMOL接続とMRWで扱う。

CFETはnとpの間隔をセルの高さから外せるので、imecは標準セルを大きく縮められるとみる。ただしそれはコンタクトと電源供給の先端技術と組み合わせた場合だ3と条件を付けている。

図2power wall の位置と M0 power rail
A. double-row CFET の base cell MOL / frontside 配線側 row 1 row 2 top top bottom bottom power wall power wall MRW VSS rail VSS rail signal 側 wafer backside direct backside connection（bottom device） cell height 4T → 3.5T 追加の高アスペクト比 via を減らす（shared MRW） power wall を MOL へ集約 B. M0 power rail（power wall を MOL へ集約） MOL / frontside 配線側 M0 power rail（MOL 層） row 1 row 2 top top bottom bottom （wall は MOL へ） （wall は MOL へ） MRW signal 側は継続 power wall を MOL へ移すと A7 で追加の利得
double-row CFET（A）は、電源側をセル境界の電源壁（VSS）と下段から裏面へ下りる直接接続に、信号側を2列で共有するMRWに割り当て、セル高さを4Tから3.5Tへ縮める。M0 power rail（B）はその電源壁をMOLへ移す構成で、imecはA7で追加の利得があるとする。

M0 power railは、A7では任意の追加策、A3では性能向上策の一部になる

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M0 power railは、double-row CFETがセル境界に立てている電源壁をMOLへ移す構成だ。imecが2026年2月に公開したDTCOは、A7では電源壁をMOLへ移すと追加の利得があるとし3、A3ではオメガ形ゲートの外壁フォークシートとM0 power railに加えて、nとpで結晶方位を変えるハイブリッドチャネルが要るとした。imecは、産業界が新しいトランジスタ構造を採るのは複数の世代で使える場合に限られるかもしれないとみて、A7からA3まで世代ごとの性能向上策を洗い出している。電源レールを置く別の案には、トランジスタの下に埋める埋め込み電源レール（BPR）があり、imecはBPRを裏面電源網の構成要素の1つに挙げる4。M0 power railと世代ごとの性能向上策は、別の記事で扱う。

裏面コンタクトは、貼り合わせの後に3 nm未満の重ね合わせを要する

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imecは2024年のIEDMで、下段pMOSのソース・ドレインに裏面から直接コンタクトを取ったCFETも動かした。表で作ったソース・ドレイン、裏面のコンタクト、その上の裏面金属層を、裏面のEUV露光と3 nm未満の重ね合わせ精度2で合わせている。imecのAnne Vandooren氏は、裏面の工程の前に貼り合わせと薄化が入り、貼り合わせでウェーハが変形するため専用の露光の重ね合わせ補正が要る5と説明する。表の構造に裏面の層を重ねる位置合わせと重ね合わせ計測は、裏面電源と共通の課題だ。裏面の露光と重ね合わせ計測は、別の記事で扱う。

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出典

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