CFETの裏面EUVはimecの試作で3 nm未満に重なった｜届かせたのはウェーハごとの高次補正で、次に要るのは素子の位置での計測

CFETの裏面のEUV露光で難しいのは、貼り合わせでゆがんだウェーハに、細かい層を正確に重ねることだ。ここでいう重ね合わせとは、裏面から露光した層と、表側で作った素子との位置のずれを指す。imecは2024年のIEDMで、ゲートピッチ60 nmのCFETの下段pMOSへ裏面から直接コンタクトを取り、そのコンタクト層の位置合わせ精度を高次の補正モデルで3 nm未満にした¹。2025年のEUVの国際会議では、ウェーハごとに高次補正をかけてウェーハ全面で3 nm未満²を示した。補正を支えるのは計測だ。これらの報告を根拠に読むと、計測点の密度と時間をどこまで使えるかが、量産へ持ち込むときの条件になる。

imecは、裏面EUVを量産に向けた多くの課題のうちの1つ³に数える。重ね合わせの余裕は構造でも広げられる。下段の下を絶縁膜に置き換える構造では、裏面コンタクトの位置ずれへの許容幅が広がる¹。

裏面の層は下段の素子へ直接届くので、EUVで細かく露光する

下段のコンタクトを裏面から取る理由は、CFETのM0レールと裏面コンタクトにある。imecがA7世代向けに提案したdouble-row CFETでは、裏面の電源レールが上段へ電源を送り、下段トランジスタは裏面へ直接つながる⁴。裏面の層は、下段の素子のソース・ドレインへ直接着地する。

imecによれば、裏面をEUVで露光したので裏面の電源配線と信号配線を密に引け、表で作ったソース・ドレイン、裏面コンタクト、その後の裏面金属層を3 nm未満の精度で重ねられた⁴。imecのSarkarらも、CFETにはウェーハどうしの貼り合わせと、裏面の複数の層のEUV露光が要る⁵と書く。着地先が素子に近いので、要求は裏面電源の最初の層より厳しい。

貼り合わせて裏返したCFETウェーハの断面。下からキャリアウェーハ、表側の配線、上段nFET、下段pFETのソース・ドレイン、裏面コンタクト、裏面の金属層。裏面の2層はEUVで露光し、下段のソース・ドレインから裏面の金属層までをimecの試作で3 nm未満に重ねた。 — CFETの裏面では、EUVで露光する層を、貼り合わせ前に作った下段の素子へ重ねる。imecの試作では、下段のソース・ドレインから裏面の金属層までを3 nm未満で重ねた。

3 nm未満は、高次の補正をウェーハごとにかけて届いた

貼り合わせと薄化を経たウェーハは変形している。imecのAnne Vandooren氏は、そのため専用の露光の重ね合わせ補正が要る⁶と説明していた。imecが使ったのは、露光する区画ごとに高次の項で位置を直す補正（HOCPE）だ。

IEDM 2024の論文は、裏面コンタクトの層で3 nm未満を出し、その補正モデルは後に続く裏面の層へ移せるとした¹。2025年のEUVの国際会議でimecのSarojらは、位置合わせのモデルとHOCPEを組み合わせ、ウェーハごとにHOCPEをかけてウェーハ全面で3 nm未満²に詰めた。同じ報告は量産の処理速度に合う補正の流れも示し、表側と裏側の接続を作って、共通ゲートの下段pFETと上段nFETを動作させた。

この補正は計測を使う。imecのECTC 2025の論文は、補正モデルの密度、計測点の密度、計測時間と、得られる重ね合わせの兼ね合い³を比べている。そのため、誤差を表側の配置、貼り合わせ、裏面の位置合わせへどう割り振るかが、表裏の重ね合わせの誤差予算として問題になる。

下段の下を絶縁膜に置き換えると、ずれの許容幅が広がる

imecはIEDM 2024で、裏面コンタクトとゲートやSi基板との短絡を防ぐ2つの方式を比べた。1つはコンタクトの脇にスペーサーを付ける方式、もう1つは裏面からゲートの下を絶縁膜に置き換える方式（BS-BDI）だ¹。どちらの方式でも、共通ゲートの下段pFETと上段nFETが動いた。

BS-BDIは工程が増えるが、ゲートの下のSi基板を絶縁膜に替えるので寄生トランジスタのリークを抑えられる。裏面コンタクトの位置ずれにも強くなり、コンタクトの面積を広く取れる。BS-BDIは位置ずれの許容幅を工程の数と引き換えに広げる方式で、重ね合わせの制御はどちらの方式でも要る。

貼り合わせ後の露光では、大きな補正と像の質を同時に最適化する

ASMLの研究者らは2026年、ロジックとメモリーのウェーハどうしの貼り合わせ全般を対象に、大きく空間周波数の高い重ね合わせ補正と、像の質を同時に最適化する露光機の補正⁷を報告した。NA 0.33のEUV露光機で、20 nmの穴を40 nmピッチで並べた試験パターンに、貼り合わせを代表する区画ごとの補正をかけた。露光機の制御でfading（露光中の像のぼけ）の抑制を重く見ると、穴の寸法の局所的なばらつき（LCDU）が約0.5 nm良くなった。

素子の位置で表裏のずれを測る計測が、次の課題になる

従来の重ね合わせ計測は、素子の外に置いた目印を光で読む。imecのSarkarらは、CFETの裏面では素子の位置に従来の目印がないため、素子の位置で測る計測が要るとする⁵。Sarkarらは、裏面ビアと裏面金属層のつながりを対象に、高い加速電圧のSEMでビアと配線を撮る計画だ。電位コントラストの明るさと重ね合わせの相関も調べ、ずれを速く非破壊で見積もる手段にできるとみている。

ウェーハごとの高次補正で3 nm未満を保つには、その補正に見合う量の計測が要る。計測点の密度と時間が兼ね合いになり、素子の位置には目印がない。この2つを根拠にすると、素子の位置で表裏のずれを測る計測が、CFETの裏面工程で次に増える計測需要になると考えられる。電子ビーム、赤外線、X線の各原理と装置は、裏面の重ね合わせ計測の原理にまとめた。

出典

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