フォークシートをCFET世代でも使うimec案｜A5とA3の周波数維持に外壁型

imecが2025年6月に示したロジック技術ロードマップでは、フォークシートはCFETが来るまでの中継ぎで終わらない。壁をセル端に置く外壁フォークシートは、ナノシートの時代をA10世代まで延ばす選択肢¹として出され、CFETの量産はA7世代からと見込まれた。さらにimecは、IEDM 2025で発表したDTCO検討で、A5とA3でもCFETの周波数を保つには外壁フォークシートが要る²とシミュレーションで見積もった。つまり、壁を後から作る工程や隣のセルと共有する壁を、imecはCFETの世代にも組み込む案を示している。

一方、2026年9月のimecの記事は、この順番を選択肢の形で書いている。ナノシートでA10まで微細化でき、A7では機能ごとに層を分けて積むCMOS 2.0、ナノシートを限界まで縮める道、CFETの3つを並べ、CFETの導入はA7以降が最も有力とする³。フォークシートの技術がCFET世代へ渡る道は、この3つのうちCFETが選ばれた場合の話になる。

フォークシートは、nMOSとpMOSの間隔を絶縁壁で詰めるナノシートの派生構造だ

標準セルの高さは、セルに通る配線の本数（トラック数）と配線ピッチの積で決まる。GAAナノシートでは、nMOSとpMOSのシートを横に並べ、その間隔もセルの高さに入る。imecは2017年、この間隔に絶縁壁を立てて詰めるフォークシートを提案した¹。imecの2019年のTCADでは、ゲートピッチ42 nm、配線ピッチ16 nmの5トラックのセルに埋め込み電源レールなどを加えた設計で、ナノシートと比べて同じ電力で速度が10%上がった⁴。

CFET（complementary FET）は、nMOSとpMOSを横に並べず、上下に積む。積めばnとpの間隔はセル高さの計算から消える。

図1素子の間隔をどこで詰めるか

ナノシート（A）とフォークシート（B）はnMOSとpMOSを横に並べたまま間隔を詰め、CFET（C）は上下に積んでnとpの間隔をセル高さから外す。

imecは壁をセル端へ移した外壁型を、A10のセル高さ90 nmに向けて示した

最初のフォークシートは、nMOSとpMOSの間、つまりセルの中央に壁を置く内壁型だった。imecは2021年に300 mmウェーハで内壁型を作って動かしたが、量産には課題が残った。セル高さ90 nmを狙うと壁は8〜10 nmまで薄くなり¹、早い工程で作るので後のエッチングでさらに削られる。実際の回路では素子の90%がnとpでゲートを共有するのに、内壁はそのゲートを分断する。

そこでimecは2025年のVLSIシンポジウムで、壁をセルの境目へ移し、工程の終わり近くで作る外壁型を示した。imecのシミュレーションでは、壁は隣のセルと共有され、約15 nmまで厚くできる。nとpのゲートは壁をまたがずにつながる。imecのレイアウト比較では、A10の外壁フォークシートで作るSRAMセルは、A14のナノシートより22%小さい¹。壁幅やオメガゲートの効果など、内壁型から何が変わったかは外壁フォークシートの解説で詳しく扱う。

図2壁をセルの中央からセルの端へ移す

外壁型は壁をセルの端へ移して後から作るので、壁を約15 nmに厚くでき、nとpのゲートを1本につなげる。約5 nmの壁の削り込みで駆動電流が約25%上がるのは、imecのTCADシミュレーションの値だ。

CFETの量産がA7からとされたのは、上下に積む集積が複雑だからだ

imecは2025年6月、CFETはnMOSとpMOSを縦に積むので集積がナノシートよりはるかに複雑で、量産が成り立つのはA7世代からだとした¹。だからナノシートの時代を少なくともA10まで延ばす必要があり、外壁フォークシートはそのための構造だった。

チャネル幅の限界は、これとは別の条件で語られている。imecは2022年、配線ピッチ16 nmの4トラックのセルでは、フォークシートでもチャネル幅が足りず、必要な性能を出しにくい⁵と書いた。CFETなら、nとpの間隔が消えたぶんをチャネル幅に回せる。この条件と、2026年のロードマップの世代との対応はCFETが要るセルの条件で扱う。

CFETで加わる工程は、上下で別のしきい値電圧を作るための絶縁層MDI、上下のソース・ドレインを別々に取り出すstacked MOL、上下を約30 nmの間隔で独立に接続するコンタクトなどだ⁶。上下への配線をセルに収める方法はCFETのMOL接続とMRWに、下段を裏面からつなぐ方法はCFETの下段コンタクトと裏面接続にまとめた。

IEDM 2025のDTCO検討では、A5とA3の周波数を保つのに外壁フォークシートが要る

imecは2026年2月、IEDM 2025で発表したCFETのDTCO（設計と工程の同時最適化）を紹介した。A7、A5、A3の設計規則に合わせて小さくしたセルでリング発振器を組み、電力密度の上限の中で周波数を保てるかをシミュレーションで見た検討だ。セルを縮めるとCFETのシート幅も狭まり、駆動電流が落ちて寄生容量が増える。

この検討では、A7はゲートの寄生容量を減らせばN2のナノシート並みの性能が出る²。A5へ進むには外壁フォークシートの構造が要る。imecは、フォークシートはこれまでナノシートの延長として出してきたが、構造はCFETとも完全に両立すると書く。壁を後から作る工程がチャネルの応力を高めて駆動電流を上げ、nどうし、pどうしで共有する壁がゲートのはみ出しを短くして寄生容量を減らす。オメガ形のゲートにすれば効果はさらに大きい。imecは結論で、A5とA3にオメガゲートの外壁フォークシートとM0 power railが入り、A3ではさらにnとpで結晶方位を変えるハイブリッドチャネルが要るとした。

図3世代ごとに何を加えるか

imecが2025年6月から2026年2月に示した案では、外壁フォークシートはナノシートをA10まで延ばす候補として出て、A7を挟んでA5とA3のCFETに性能ブースターとして戻る。A5とA3の組み合わせは、IEDM 2025のリング発振器のシミュレーションから導いたものだ。

外壁フォークシートを加えるとA3の周波数がどこまで戻るか、M0 power railがどの世代で入るかは、CFETのM0 power railと性能ブースターで数値とともに扱う。

2026年のimecは、A7をCFETを含む3つの選択肢として描く

2026年9月のimecの記事は、ナノシートでA10まで微細化でき、そこで5.5トラックのセルになる³と書く。A7については、CMOS 2.0、ナノシートを限界まで縮める道、CFETへ移る道を並べた。Tom’s Hardwareによれば、imecは2026年6月のロードマップでA10を2030〜2031年、A7を2033年⁷に置いた。

TSMCは、ナノシートでの設計最適化の経験を生かしたNanoFlex Proを、2028年に量産するA14に使う⁸。CFETは研究の段階にあり、マイナビニュースの紹介によれば、TSMCはIEDM 2025でゲートピッチ48 nm未満のCFETによる101段のリング発振器の論文を発表するとした⁹。

関連ページ

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• 前工程CFETが要るセルの条件
• 前工程CFETのM0 power railと性能ブースター
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• 前工程CFETの下段コンタクトと裏面接続
• 前工程CFETのMOL接続とMRW
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• 前工程Buried Power Railの基礎
• 前工程裏面の位置合わせとオーバーレイ計測
• 工程フロー半導体製造フロー全体像
• 装置・品質歩留まりと欠陥管理

出典

9件を表示

1. 1
   imec：外壁フォークシートでナノシートとCFETをつなぐ、VLSI 2025（2025年6月）imec-int.com ↩abcde
2. 2
   imec：monolithic CFETをA7からA3へ伸ばす性能ブースター、IEDM 2025（2026年2月）imec-int.com ↩ab
3. 3
   imec：CFETロードマップの前進、第1部（2026年9月）imec-int.com ↩ab
4. 4
   imec：フォークシートの標準セルシミュレーション、IEDM 2019（2019年12月）imec-int.com ↩
5. 5
   imec：CFETをロジック技術ロードマップへ、4トラック・配線ピッチ16 nm（2022年6月）imec-int.com ↩
6. 6
   imec：モノリシックCFETの工程フローとMDI、stacked MOL（2023年6月）imec-int.com ↩
7. 7
   Tom’s Hardware：imecの2026年ロードマップ、A7で2033年にCFET（2026年6月）tomshardware.com ↩
8. 8
   TSMC：A14の発表と2028年量産（2025年4月）pr.tsmc.com ↩
9. 9
   マイナビニュース：IEDM 2025の注目論文の紹介、TSMCのCFETリング発振器（2025年11月）news.mynavi.jp ↩