FinFETとGAAの違い、ゲートが囲む面の数｜プレーナは上面、FinFETは3面

プレーナMOSFET、FinFET、GAA（Gate-All-Around）とは、ゲートがチャネルを何面から囲むかで分かれる3つのトランジスタ構造だ。プレーナは上面だけ、FinFETは上面と両側面の3面、GAAは薄いシートの全周を囲む。囲む面が増えるほど、ゲートを短くしてもオフのときに電流を止めやすくなる。Intelは2011年、プレーナからFinFETに替えた22 nm世代で、低い電圧での性能が最大37%上がり、同じ性能なら消費電力が半分未満になる¹と発表した。

ただし、GAAに替えても同じ回路がそのまま速くなるわけではない。GAAには、ゲートとソース・ドレインの間の容量を抑える内側スペーサという新しい部品が要る。逆に、Intelが裏面電源だけを先に試した試作チップでは、FinFETのトランジスタのまま周波数が5%以上上がった²。Intelの公表値で見ると、ノードの速さはトランジスタ、配線、電源の変更をまとめた値だ。

トランジスタは、ゲートの電圧でチャネルの電流を入り切りする

MOSFETは、ソースとドレインの間のチャネルを流れる電流を、ゲートにかける電圧で入り切りする素子だ。性能を見るときの主な指標は、ゲート長、チャネル幅、しきい値電圧、オフのときに漏れるリーク電流の4つになる。ゲート長を縮めると素子は小さく速くなり、チャネル幅を広げると流せる電流が増える。しきい値電圧は電流が流れ始めるゲート電圧で、これを下げると低い電源電圧でも動かせるが、リークは増える。

ゲートを短くすると、ドレインの電界がゲートの抑えを弱める

ゲート長を縮めるほど、ドレイン側の電界がチャネルの中ほどまで届く。ゲートがチャネルの電位を抑えきれなくなり、オフ時のリークが増え、しきい値電圧がばらつき、DIBLやサブスレッショルド特性が悪くなる。これらをまとめて短チャネル効果と呼ぶ。

図1ゲート長を縮めた先で起きること

ゲート長を縮めるとドレインの電界がチャネルの中ほどまで届き、ゲートの抑えが弱まる。抑えを取り戻す手段が、ゲートの触れる面を上面から3面、全周へ増やす構造の変更だ。

プレーナでは、ゲートはチャネルの上面からしか電界をかけられない。チャネルの深い所はゲートから遠く、ドレインの影響を受けやすい。チャネルを薄くしてゲートで周りから挟めば、チャネル全体にゲートの電界が届く。プレーナからFinFET、GAAへの変化は、この挟み方を強めてきた流れだ。

FinFETはチャネルを立てて、上面と両側面の3面から抑える

FinFETは、チャネルをフィンと呼ぶ薄い壁の形に立て、その上面と両側面をゲートで覆う。チャネルの厚みはフィンの幅で決まり、フィンが薄ければ中央までゲートの電界が届く。Intelは2011年5月、この構造を22 nm世代のTri-Gateトランジスタとして量産に入れる¹と発表し、32 nmのプレーナと比べた利得を冒頭の数字で示した。

図2ゲートがチャネルに触れる面

三方式の差は、ゲートがチャネルに触れる面の数にある。プレーナは上面だけ、FinFETは上面と両側面の3面、GAAはシートの全周を囲み、この差が幅の刻み方の差にもなる。

項目	プレーナMOSFET	FinFET	GAA nanosheet
チャネルの形	平面	立てた薄いフィン	積み重ねた薄いシート
ゲートが囲む面	上面	上面と両側面	ほぼ全周
幅の決め方	連続量として選べる	フィンの本数で刻む	シート幅と積層枚数で刻む
FinFETになかった工程	なし	なし	SiGeを抜くシート解放、内側スペーサ

FinFETと引き換えに失ったのは、幅を自由に選べることだ。プレーナでは幅を連続量として選べたが、FinFETの幅はフィンの本数でしか変えられない。imecの解説によれば、FinFETの世代は標準セルを低くするために、1セルのフィンを3本から2本へ減らして7.5トラックと6トラックのセルを作ってきた³。1本まで減らせば5トラックのセルになるが、imecは単一フィンで駆動電流を高めるのは極めて難しいとしている。

GAAは薄いシートを積んで、全周から抑える

GAAは、薄いシート状のチャネルを縦に何枚か積み、各シートの全周をゲートで囲む。IBMは2017年のVLSIシンポジウムで、積層nanosheetが5 nm世代以降でFinFETを置き換える有力候補で、同じ占有面積で実効チャネル幅を広げられる⁴と発表し、ゲート長12 nmで良好な静電特性を示した。imecによれば、nanosheetはフィンより占有面積あたりの駆動電流が大きく、シートの幅も変えられるので³、設計者は駆動電流と面積・容量を引き換えにできる。

図3駆動力を刻む単位

駆動力を刻む単位は、プレーナでは連続量、FinFETではフィンの本数、GAAではシート幅と積層枚数の組み合わせになる。

シート幅の刻みが標準セルとSRAMの設計で何を変えたかは、GAAのSRAMと標準セルの寸法選びでIntelとTSMCの学会発表から追った。

量産では、各社が同じ構造を別の名前で呼ぶ。Samsungは2022年6月、MBCFETの名で3 nmのGAAの生産を始めた⁵。Intelは18AのGAAをRibbonFET⁶と呼び、TSMCはIEDM 2024の論文で、nanosheetを使うN2の量産を2025年下期の予定とした⁷。3社のGAAノードで名前の出た製品は、GAAノードで名前の出た製品で比べている。

GAAにしても、回路の速さはトランジスタだけでは決まらない

GAAはゲートの抑えを強めるが、寄生容量の源も増やす。imecによれば、nanosheetはFinFETと違ってゲートとソース・ドレインの間を絶縁して容量を減らす内側スペーサが要り³、シートの間の寄生容量はチャネル幅が狭いほど小さい。トランジスタの電流が増えても、容量や抵抗が増えれば回路の遅延は縮みにくい。

Intelが示すノードの速さも、トランジスタだけの効果ではない。Intelは2023年、Intel 4のFinFETトランジスタを使い、電源配線だけを裏面へ移した試作チップ（Intel 4のEコアが基準）で、周波数が5%以上上がった²と報告した。これは試作チップでの値だ。VLSI 2025の論文では、Intel 18AがFinFETのIntel 3より同じ電力で0.75 Vで18%、1.1 Vで25%性能を上げたとし⁸、その要因を配線、GAA、裏面電源、設計の協調最適化の組み合わせに置いた。このほかIntelは製品ページで、18Aの量産シリコンが約0.5 VでFinFETの設計よりCPU周波数を約30%高めた⁶と述べている。比べた相手は、ページの表現では「FinFETの設計」だ。

ゲートの抑えで得る分と、寄生や工程で負う分を6項目で並べた表は、FinFETとGAAを比較するときの判定項目にある。

作る側では、SiGeを抜く工程と内側スペーサが加わる

GAAは、SiとSiGeを交互に積んだ膜から作り始める。imecの解説によれば、SiGeは後で抜く犠牲層で、シートを切り離すときはGeを残さずSi表面を荒らさない選択エッチが要る³。内側スペーサは、SiGeの端を横に掘った小さな空洞を絶縁膜で埋めて作る。この埋め込みの難しさはinner spacerの横穴の埋め込みで扱った。FinFETになかったこの2つの工程から、装置の需要と立ち上げ期の負担が増える。

出典

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