SRAMセルはGAAでシート幅を選べる｜Intel 18AのセルはFinFET設計の0.77倍

GAAに替わって標準セルとSRAMの設計者が得たのは、トランジスタの幅を選ぶ自由だ。FinFETでは駆動力をフィンの本数でしか刻めなかったが、薄いシートの全周をゲートで囲むGAAという構造では、シートの幅を変えられる。2025年2月のISSCCで、IntelはRibbonFET（同社のGAA）を使うSRAMのビットセルが、同種のFinFET設計の0.77倍と0.88倍の面積になった¹と発表した。論文は、実効的なトランジスタ幅を柔軟に調整できる点をRibbonFETの利点に挙げている。同じ学会でTSMCは、N2のnanosheetでオン・オフ電流比が上がり、ビット線の最大負荷が前の技術の2倍になった²と報告した。

ただし、シート幅も連続量ではない。Samsungは3 nmのMBCFETで、チャネル幅を4つの選択肢として用意した³と説明している。FinFETはフィン1本単位、MBCFETは幅を4種類から選ぶ形になる。3つの構造の違いと幅の刻み方の基本は、プレーナMOS、FinFET、GAAの違いにまとめている。

FinFETでは、セルを低くするほどフィンの本数が減った

FinFETの駆動力は、トランジスタに使うフィンの本数で決まる。imecの解説によれば、FinFETの世代は標準セルを低くするために1セルのフィンを3本から2本へ減らし、7.5トラックと6トラックのセルを作ってきた⁴。フィンを減らすたびに駆動電流は下がり、ばらつきは増えたので、フィンは背が高く、薄く、間隔が狭くなった。

TSMCはFinFET最後の世代のN3で、この制約をセルの組み合わせで補った。2022年6月に発表したFINFLEXは、3-2フィン構成の高性能セル、2-1フィン構成の高効率・高密度セル、その中間の2-2フィン構成のセル⁵を用意し、機能ブロックごとに選んで同じチップに載せられる。刻みはフィン1本単位のまま、選べる組み合わせを増やした形だ。

GAAでは、シート幅とセルの高さが選択肢に加わった

GAAのシートは幅を変えられる。imecによれば、設計者は駆動電流と面積・容量を引き換えにでき、チャネル幅を狭くするとシート間の寄生容量が減る⁴。

各社はこの自由度を、それぞれの設計の選択肢として示している。

• Samsungは技術ブログで、チャネル幅の4つの選択肢を性能と電力の釣り合いに使い、SRAMのワード線ドライバは狭い幅で面積を減らせる³と書く。幅を変えられるので、通常、低電力、高速の複数のフリップフロップを用意できるという。
• IntelはRibbonFETを、リボン幅と複数のしきい値電圧の組み合わせで最適化できる⁶構造と説明する。VLSI 2025の論文では、18Aに高性能（HP）と高密度（HD）の2種類のライブラリ⁷を用意したとしている。
• TSMCはN2にNanoFlexを用意した。2024年4月の発表によれば、面積と電力効率を重んじる背の低いセルと、性能を最大にする背の高いセルを、同じ設計ブロックの中で組み合わせられる⁸。

FINFLEXがフィン構成の違うセルをブロックごとに選ぶ仕組みだったのに対し、NanoFlexは背の高さの違うセルを1つのブロックの中で混ぜる。

IntelのSRAMでは、RibbonFETのセルがFinFET設計より小さく、補助回路なしでVminが下がった

SRAMのビットセルは6個のトランジスタでできていて、読み出しと書き込みを安定させるには、トランジスタどうしの駆動力の比を合わせる必要がある。FinFETでは、この比もフィンの本数の比でしか作れない。Intelは2025年2月のISSCCで、RibbonFETは実効的なトランジスタ幅を柔軟に調整でき、SRAMのトランジスタを電力、性能、最低動作電圧（Vmin）に合わせて寸法決めできる¹と述べた。

Intel 18AのSRAMでは、RibbonFETのビットセルの面積が同種のFinFET設計の0.77倍（高電流セル）と0.88倍（高密度セル）になった。

Intelが同じ発表で同種のFinFETのSRAM設計と比べた結果は次のとおりで、面積とVminの両方が改善した。

項目	Intel 18AのRibbonFET SRAM
ビットセル面積	高電流セルで0.77倍、高密度セルで0.88倍
高電流セルのVmin	読み出し・書き込みの補助回路なしで、90パーセンタイルのVminが下がった（FinFET設計は両方の補助回路が必要だった）
高密度セルのVmin	負ビット線の書き込み補助を使い、34.3 Mb/mm²のアレイで68 mV下がった
最大の密度	高密度セルでビットアレイを大きくし、周辺回路をさらに詰めた構成で最大38.1 Mb/mm²

周辺回路の配線には、裏面電源のPowerViaも使っている。Intelは、PowerViaで電源の電圧降下が減り、表面の信号配線に空きができて周辺回路を効率よく設計できたと説明する。この結果は、トランジスタ構造と裏面電源を同時に入れたIntel 18Aの1つのSRAM設計についてのものだ。

TSMCのSRAMでは、オン・オフ比の改善でビット線を長くした

TSMCは、ビットセルそのものより周辺回路を減らす方向でnanosheetを使った。2025年2月のISSCCの発表によれば、微細化が進むとビットセルの面積を縮めるのは難しくなるので、TSMCはセルと周辺回路を協調して最適化し、周辺回路を減らしてビットセルのアレイを大きくした²。N2のnanosheetはセルのオン・オフ電流比を高めるので、ビット線の最大負荷が前の技術の2倍になり、ビット線1本につなげるセル数の上限が増えた。1本のビット線に多くのセルをつなげれば、そのぶん読み出し回路の数が減る。

TSMCはこの設計で38.1 Mb/mm²のSRAMを示し、N2の技術論文でも約38 Mb/mm²のSRAMマクロ⁹を最も高密度な水準として挙げた。Intelも最大38.1 Mb/mm²を示しており、両社ともビットアレイを大きくし周辺回路を詰めた設計でこの密度に達した。Intelの発表ではビットセル自体もFinFET設計より小さく、TSMCの発表ではビット線の最大負荷が2倍になった。2つの値はノードもマクロの構成も違う設計のものだ。

FinFETからGAAへの移行で、性能と製造負担の6項目がどう動くかはFinFETとGAAを比較するときの判定項目で比べている。セルの高さと裏面電源の接続方式の関係は裏面電源の接続方式と標準セルの高さで扱った。

関連ページ

• 前工程プレーナMOS、FinFET、GAAの違い
• 前工程GAAノードで名前の出た製品
• 前工程FinFETとGAAを比較するときの判定項目
• 前工程裏面電源の接続方式と標準セルの高さ
• 前工程フォークシートとCFETのロードマップ
• 企業研究企業研究：Intel
• 企業研究企業研究：TSMC

出典

9件を表示

1. 1
   ISSCC 2025：Intel 18AのRibbonFETとPowerViaを使う0.021 µm²の高密度SRAM（2025年2月）doi.org ↩ab
2. 2
   ISSCC 2025：TSMCの2 nm nanosheetによる38.1 Mb/mm²のSRAM（2025年2月）doi.org ↩ab
3. 3
   Samsung：MBCFETのチャネル幅の4つの選択肢とセルの作り分け（技術ブログ、2026年10月閲覧）semiconductor.samsung.com ↩ab
4. 4
   imec：フィンの削減とnanosheetの幅の自由度（2022年2月）imec-int.com ↩ab
5. 5
   TSMC：N3のFINFLEXとN2の発表（2022年6月）web.archive.org ↩
6. 6
   Intel 18AのRibbonFETのリボン幅としきい値の選択肢（2026年10月閲覧）intel.com ↩
7. 7
   VLSI 2025：Intel 18AのプラットフォームとHP・HDライブラリ（2025年6月）doi.org ↩
8. 8
   TSMC：A16とN2のNanoFlexの発表（2024年4月）web.archive.org ↩
9. 9
   IEDM 2024：TSMCのN2プラットフォーム技術とSRAM密度（2024年12月）doi.org ↩