FinFETからGAAで得る性能と増える工程負担はシート解放と内側スペーサから
FinFETから、チャネルの全周をゲートで囲むGAA(gate-all-around)という構造へ移って良くなるのは、ゲートがチャネルを抑える力と、チャネル幅を選べる自由度だ。この2つから、ドライブ電流と短チャネル効果の抑えが良くなり、シミュレーションではチャネル縁の凹凸(LER)によるしきい値のばらつきも小さくなる。重くなるのは、SiとSiGeの積層からSiGeだけを抜くシート解放と、抜いた隙間の端を絶縁膜で埋める内側スペーサという、FinFETになかった工程だ。接触抵抗、装置投資、立ち上げ期の粗利率の負担は、この工程の追加から生じる。
この記事の整理では、FinFETとGAAの差をドライブ電流、しきい値分散、接触抵抗、短チャネル効果の抑え、設備、コスト構造の6項目に分ける。性能側の項目は構造の変更で良くなり、製造側の3項目に負担が生じる。しきい値分散のうちLERによる分は減る一方、金属ゲートの結晶粒による分は、同じ研究グループの2つのシミュレーションで結果が分かれる。
FinFETは細いセルで、ゲートの抑えと電流を両立しにくくなった
Section titled “FinFETは細いセルで、ゲートの抑えと電流を両立しにくくなった”imecは2020年の解説で、FinFETはゲート長を縮めると、チャネルを抑えるだけの静電制御を保てなくなる1と書いた。同じ解説は、背の低い5トラックの標準セルではフィンを1本にせざるを得ないとも指摘する。FinFETの幅はフィンの本数でしか変えられないので、フィンが1本になると電流も1本分で止まる。構造の違いの基本はプレーナMOS、FinFET、GAAの違いにまとめている。
GAAはこの2つの制約を同時に外す。imecによれば、ナノシートはフィン1本分しか置けないセルでシートを縦に積み、実効的なチャネル幅を広げられる2。ゲートがチャネルを全周から囲むので、短いゲート長でもゲートの制御が効く。シートの幅も変えられ、設計者は駆動電流と、面積や容量とを引き換えにできる。
良くなるのは、ゲートの抑えと幅の自由度から出る性能
Section titled “良くなるのは、ゲートの抑えと幅の自由度から出る性能”ドライブ電流は、幅の自由度でまず良くなる。Samsungは3 nm世代のMBCFET(同社のGAA)について、ナノシートのチャネル幅を調整して電力と性能を顧客ごとに合わせられ、電源電圧を下げながら駆動電流を上げられる3と説明する。Samsungの技術ブログは、幅の広いナノシートは少ない積層枚数で大きな電流を流せる4点をナノワイヤとの違いに挙げ、幅を変えられるのでフリップフロップを通常、低電力、高速の複数種類で用意できると書く。IntelもRibbonFETをリボン幅としきい値の組み合わせで最適化できる5構造と位置づける。
短チャネル効果の抑えは、全周ゲートで良くなる。imecが書くとおり、短いゲート長でもゲートの制御が効くからだ。各社がGAA世代で示した改善幅は次のとおりで、いずれもトランジスタ構造、配線、設計規則をまとめたノード単位の電力・性能の値である。
- Samsungの初代3 nm GAAは、5 nm比で消費電力45%減、性能23%向上、面積16%減3(2022年6月)。
- TSMCのN2は、N3比で同じ電力で速度10〜15%向上、または同じ速度で電力25〜30%減6(2022年6月の発表)。
- IntelのIntel 18Aは、Intel 3比で同じ電力で性能最大18%向上、同じ性能で電力38%減、密度30%向上5。18Aは裏面電源のPowerViaも同時に入れている。
しきい値分散では、LERによる分がシミュレーションでGAAのほうが小さい。スペインのサンティアゴ・デ・コンポステーラ大学などのグループは、n型のFinFET、ナノワイヤ、ナノシートを比べた3次元の素子シミュレーションで、ナノシートのしきい値の標準偏差がLERによる分でFinFETの約12分の1になり、不純物の揺らぎによる分は3構造とも約8 mVで同じだった7と報告した。同じ論文は、金属ゲートの結晶粒によるばらつきについて、FinFETとナノシートがほぼ同じ影響を受けるとした。一方、同じグループの別のシミュレーションでは、結晶粒によるしきい値の標準偏差はナノシートがFinFETより54%小さかった8。
重くなるのは、SiGeを抜いて隙間を埋める新しい工程
Section titled “重くなるのは、SiGeを抜いて隙間を埋める新しい工程”GAAの製造は、SiとSiGeを交互にエピタキシャル成長させた積層から始まる。imecの解説によれば、SiGeは後で取り除く犠牲層で、内側スペーサには高いエッチ選択比と横方向の精密なエッチ制御が要り、チャネル解放ではGeの残りとSi表面の荒れを抑える選択エッチが要る2。同じ解説は、製造上の課題として、解放したシートどうしが貼り付く現象の抑制と、狭いシート間へ金属ゲートを埋め込むことも挙げる。
この選択エッチは、工程ごとに求める性質が違う。中国・復旦大学のグループは、NF3系のガスでSiGeを削る条件を調べ、内側スペーサ用の横方向の掘り込み(約5 nm)では深さの精度を優先して選択比11.1、チャネル解放では選択比41.59の条件を使い分けた。FinFETの工程には、この2つの掘り込みがない。
製造側の3項目は、この工程の追加から負担を受ける。接触抵抗は、内側スペーサの形と、その外側に成長させるソース・ドレインのエピ、コンタクト金属の組み合わせで決まる。量産での上限はGAAの内側スペーサと接触抵抗で扱う。
設備は、FinFETになかった選択エッチが加わり、エピや成膜にも増分が出る。MarketBeat掲載の書き起こしによれば、Applied Materialsは2024年5月の決算説明会で、FinFETからGAAへの移行で、同社が狙えるトランジスタ工程の市場が月産10万枚あたり約60億ドルから約70億ドルに増える10と述べた。装置各社の見積もりはGAA移行で増える装置需要に並べた。
コストは、立ち上げ期の粗利率の押し下げとして表れる。同じくMarketBeat掲載の書き起こしによれば、TSMCはN2(同社初のGAA)の急速な立ち上げで、2026年下期(半期)の粗利率が3〜4ポイント下がる11と見込む。数値の幅は、FinFET世代のN3で示した2023年10〜12月期(四半期)の見込みと同じで、両者の比較はGAA立ち上げ期の粗利率の押し下げにまとめた。
6項目の向きを並べると、性能側と製造側に分かれる
Section titled “6項目の向きを並べると、性能側と製造側に分かれる”| 項目 | 何を比べるか | GAAでの向き | 向きを決める要因 |
|---|---|---|---|
| ドライブ電流 | Ion、gm、低電圧側の伸び | 良くなる | シート幅と積層枚数で、フィン1本分の場所に広いチャネルを置ける |
| 短チャネル効果の抑え | 短いゲート長での静電制御 | 良くなる | 全周ゲートで、短いゲート長でもゲートの制御が効く |
| しきい値分散 | ΔVth、LER、金属粒、不純物 | LERの分は減る | シミュレーションではLERの寄与がFinFETの約12分の1、金属粒の分は2つの計算で結果が分かれる |
| 接触抵抗 | Rc、直列抵抗、コンタクトの着地余裕 | 重くなる | 内側スペーサの空洞形状、エピ、コンタクト金属が接続部に集まる |
| 設備 | 新規工程の装置、立ち上げ順序 | 重くなる | シート解放と内側スペーサ用の選択エッチ、狭い隙間の埋め込み |
| コスト構造 | 工程数、検査頻度、初期歩留まり | 重くなる | 立ち上げ期に粗利率を押し下げる(TSMCの見込みではN3と同じ数値の幅) |
GAAの量産各社の世代と、その先のforksheetやCFETへの流れはGAAのロードマップと次の構造候補にまとめている。
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- 1imec:FinFETからナノシートへの移行とロジック技術ロードマップ(2020年9月)imec-int.com ↩
- 2imec:ナノシートの利点と内側スペーサ・チャネル解放の課題(2022年2月)imec-int.com ab
- 3Samsung:GAAを使う3 nmプロセスの量産開始と性能(2022年6月)semiconductor.samsung.com ab
- 4Samsung:MBCFETのチャネル幅、積層枚数、セルの作り分け(技術ブログ)semiconductor.samsung.com ↩
- 5Intel 18AのRibbonFETとPowerVia、性能と密度intel.com ab
- 6TSMC:N2のナノシート採用と性能目標(2022年6月)pr.tsmc.com ↩
- 7
- 8
- 9
- 10
- 11TSMC:N2の立ち上げによる2026年下期の粗利率低下(2026年7月決算説明会、MarketBeat書き起こし)marketbeat.com ↩