裏面電源の接続方式はセルが低いほど差が開く｜imecの試算で5トラックは直結が8.9%速く、7トラックでは方式差が小さい

裏面電源の接続方式とは、ウェーハの裏に置いた電源配線からトランジスタまで電流を運ぶ導体の通し方だ。方式による速さの差は、標準セルの高さで変わる。中工程の長いビアで裏とつなぐTSVM、トランジスタの下に埋めた電源レールを使うBPR、ソース・ドレインへ裏から直接当てるBSCの3つは、この順に場所を取らなくなり、そのぶん作るのが難しくなる。imecのリングオシレーターのシミュレーションでは、2nm世代の7トラック（配線7本分の高さ）のセルで方式の差はほとんどなく、A14世代の5トラックのセルではBSCの最良型BSC-M*がBPRより8.9%速く、TSVMは選択肢から外れる¹。

それでもimecは、BSC-M*の速さをより大きな統合の難しさと比べて判断すべきだとしている¹。5トラックでもBPRは候補に残り、7トラックのような大きなセルではTSVMもよい選択だという。量産では、Intelが18AのPowerViaから14Aの直接コンタクトの電源供給PowerDirect²へ移ると発表し、TSMCはA16で裏面直接コンタクトのSuper Power Railを使う。3方式の着地先の違いは裏面電源の3方式にまとめてある。

セルの高さは、横に通せる配線の本数で数える

標準セルは、論理回路の部品を同じ高さの長方形にそろえたものだ。この高さを、セルの中を横に走る配線を何本通せるかで数えたものがトラック数で、配線の間隔（ピッチ）にトラック数を掛けると、おおよそのセル高さになる（セル高さの用語解説）。Tom’s Hardwareの報道では、Intelの18Aは高性能向けのセルが高さ180 nm、高密度向けが160 nmで、最下層の配線M0のピッチは32 nmだ³。

セルの上端と下端には、電源（VDD）と接地（VSS）を運ぶ電源レールが1本ずつ走る。レールは多くの電流を流すので、信号の配線より太く作る。前面から電源を送る従来の構成では、このレールがセル高さの一部を占め、トランジスタと信号配線に残る幅を削る。

配線混雑は、決まった面積の中で信号をつなぎきれなくなる状態だ。電源の網が前面の配線層を使うと、信号に使える配線の通り道が減る。設計ツールは配線をつなぎきるためにセルの間を空けて並べるので、ブロックの面積に占めるセルの割合（セル利用率）が下がる。VLSI 2023のプログラム紹介によれば、IntelはPowerViaを使ったIntel 4のEコアで、コアの広い範囲でセル利用率90%超⁴を報告した。

3方式は、セルの境界に何を残すかで違う

裏面電源にすると、太いレールは前面から消える。ただし電源は裏から何らかの導体を通ってトランジスタへ届くので、その導体の置き場所がセルの寸法を左右する。imecはVLSI 2023で、ナノシートのセルに裏面電源をつなぐ方式を次の3つに分けて比べた¹。

• TSVM　中工程に背の高いビアを立て、裏面の第1層配線とトランジスタ脇の配線M0Aの側面をつなぐ。BPRは使わない。
• BPR　セルの境界の下に電源レールを埋め、裏からのnano-TSVをそこへ当てる。レールからトランジスタへは、小さなビアがM0Aの底へつなぐ。
• BSC　裏からのビアを、ソース・ドレインのエピ層の底へ直接当てる。エピ層だけに当てるBSC-E、金属コンタクトにも当てるBSC-M、ゲートの切れ目を詰めてナノシートの幅をさらに広げたBSC-M*の3種がある。

電源の導体をセルの境界から消すほど、ナノシートに幅を回せる。その順にTSVM、BPR、BSCと統合が難しくなる。

差はナノシートの幅に出る。セルの高さが同じなら、境界に電源の部品を置かない方式ほど、トランジスタのチャネルを広く取れる。imecは、BSC-M*が小さなセルで最も速い理由を、ナノシートの幅とコンタクトの面積を他の方式より大きく取れるから¹だと説明している。

imecの試算では、セルが低いほど直接コンタクトとBPRの差が開く

imecは2nm世代とA14世代で、高性能セルと高密度セルの両方について、リングオシレーターの周波数をシミュレーションで比べた。2nm世代の高性能セル（7トラック）では方式による差がほとんどなく、同じ世代の高密度セル（6トラック）では差がはっきりしてくる。A14世代の高性能セル（6トラック）では、TSVMはBPRより8.5%遅く、BSC-M*はBPRより5%速い¹。

imecのシミュレーションでは、A14世代のセルが6トラックから5トラックへ低くなると、BSC-M*のBPRに対する差は5%から8.9%へ開く。

A14世代の高密度セル（5トラック）では、TSVMは選択肢から外れ、BPRとBSCが候補に残る。ここではBPRとBSC-M*のナノシート幅の差が2nm世代より重く効き、BSC-M*が8.9%速い。imecはこの比較を、TSVMは場所を取るが2nm世代の7トラックのような大きなセルにはまだよい選択で、BPRとBSCは寸法と電気の両面で縮小の余地が大きい¹とまとめている。

ブロック単位の得は、電圧降下の予算から出る

セル単位の速さとは別に、裏面電源はブロック全体の電圧降下（IR drop）を減らす。imecとArmは、Armの64ビット高性能プロセッサのブロックをA14の設計キットで組み、許せる電圧降下を公称電圧の10%にあたる35 mV¹に置いて比べた。裏面電源では、電源を取り出すnano-TSVのピッチを4〜6 µmと粗くしてもこの予算に収まった。前面の2方式では、電源網のピッチを非常に細かくしないと収まらず、それがプロセッサの性能を下げた。

この結果、nano-TSVをBPRに当てる裏面電源は、BPRを前面の配線とつなぐ構成に比べ、周波数が2%高く、面積が8%小さく、エネルギーが2%少ない¹。nano-TSVの材料をWからRuへ替えると、電圧降下はさらに23%減る。同じ論文を学会前に紹介した記事によれば、裏面電源は前面電源に比べてコアの面積を8〜23%縮め、周波数を2〜6%上げる⁴。BPRそのものの効果は埋め込み電源レールの記事にある。

Intelは、セルごとの貫通ビアから直接コンタクトへ移る

IntelのPowerViaは、前面からセルごとにnano-TSVを埋め、その端に裏面配線を当てる方式だ。Tom’s Hardwareの報道では、Intelは18Aの論文（VLSI 2025）で、PowerViaがトランジスタ密度を8〜10%高める³と報告した。18A全体の密度はIntel 3の1.3倍だ。前面の電源網をなくしたことと、M0〜M2の配線を1回のEUV露光で作ることを合わせて、マスクの枚数も減らしたという。

Intelは2025年4月のDirect Connectで、14Aが18AのPowerViaを発展させた直接コンタクトの電源供給PowerDirectを備える²と発表した。IntelはすでにVLSI 2023で、裏面からデバイスへ直接コンタクトを取る新しいセル構造の試作⁴を報告している。

TSMCは、直接コンタクトで低いセルと高いセルの混在を保つ

TSMCのN2には、標準セルを選べるNanoFlexという設計手法がある。面積と電力効率を重んじる低いセルと、性能を最大にする高いセルを用意し、同じ設計の中で組み合わせられる⁵。

TSMCはA16の論文で、Super Power Railの裏面直接コンタクトがN2Pのゲート密度とNanoFlexによるDTCOの利点を保ち、N2Pに比べてチップ密度を8〜10%高めるとしている⁶。量産は2026年第4四半期の予定だ。

直接コンタクトの代償は、抵抗と歩留まりを作り込む工程にある

BSCは、薄くした裏面からナノメートル単位のビアを、前面で作り終えたソース・ドレインの底へ当てる。imecは、裏面から当てる方式はウェーハの貼り合わせと基板の薄化に加え、ソース・ドレインを基板から電気的に切り離す絶縁の工程が要る⁷と説明している。この絶縁を裏面からだけ作る従来の方法では、エピ層の体積がばらつき、接続抵抗も大きくなった。

imecはVLSI 2026で、絶縁を前面と裏面の両方から作る方法に改め、CFETの下段pFETの接続抵抗を1753 Ω·µmから378 Ω·µmへ下げ、生存率を45%から85%へ上げた⁷。改良後でも、下段pFETの生存率は85%にとどまる。表と裏の位置合わせの要求も着地先が小さいほど厳しくなり、その数値は表裏合わせの要求の記事で扱っている。

設計ツールは、裏面の部品と配線を配置配線へ取り込んだ

裏面電源を使うには、配置配線のツールが裏面の部品を扱う必要がある。CadenceはSamsungのSF2向けに、nano-TSVの構造を自動で配置し、タイミングの厳しい長い配線を裏面の層へ回す⁸フローを2023年7月に認証済みとした。前面と裏面の配線が混ざった設計のまま、寄生抽出とタイミングの検証まで通せる。SynopsysもTSMCと、A16向けの裏面配線の機能を自社の設計フローに開発している⁹と2024年9月に発表した。

imecの結果では、直接コンタクトの得はセルが低いほど大きい

セルの高さ	世代の例	imecの結果
7トラック	2nm世代の高性能セル	方式による差が小さく、TSVMもまだよい選択
6トラック	2nm世代の高密度セル	方式による差がはっきりしてくる
6トラック	A14世代の高性能セル	TSVMがBPRより8.5%遅く、BSC-M*がBPRより5%速い
5トラック	A14世代の高密度セル	TSVMは選択肢から外れ、BSC-M*がBPRより8.9%速い

表の数値はどれもリングオシレーター周波数のシミュレーションで、imecは直接コンタクトの得を統合の難しさと比べて判断するとしている。その先についてimecは、A7世代以降はCFETへ移る可能性が高く、4.5トラック以下のセルが可能になるとみる⁷。下段のソース・ドレインへ裏から当てるコンタクトは、下段の接続抵抗を下げ、上段のソース・ドレインを作る工程の余裕を広げ、セル高さと前面の配線混雑をさらに下げる手段になるという。CFETで裏面コンタクトを前面のM0レールとどう組み合わせるかはCFETのM0レールと裏面コンタクトの記事にある。

関連ページ

• 前工程裏面電源の3方式は名前より着地先で分かれる
• 前工程Buried Power Railは電源レールをトランジスタの下へ埋める技術
• 前工程裏面電源の表裏合わせの要求は着地先で決まる
• 前工程CFETのM0レールと裏面コンタクト
• 前工程フォークシートとCFETのロードマップ
• 用語集セル高さ（トラック数）とは
• 用語集IRドロップとは
• 企業研究企業研究：Intel
• 企業研究企業研究：TSMC

出典

9件を表示

1. 1
   imec：裏面電源の接続方式のDTCO比較、VLSI 2023の成果（2023年6月）imec-int.com ↩abcdefgh
2. 2
   Intel Foundry Direct Connect 2025の発表、14AのPowerDirect（2025年4月）intel.com ↩ab
3. 3
   Tom’s Hardware：Intel 18Aの論文、VLSI 2025のセル高さとPowerVia（2025年6月）tomshardware.com ↩ab
4. 4
   eeNews Europe：VLSI 2023の裏面電源の論文、IntelとimecとArm（2023年5月）eenewseurope.com ↩abc
5. 5
   TSMC：A16、Super Power Rail、NanoFlexの発表（2024年4月）pr.tsmc.com ↩
6. 6
   TSMC：A16とSuper Power Railの論文、VLSI 2026（2026年6月）doi.org ↩
7. 7
   imec：CFETの裏面コンタクトの改良とセル構成、VLSI 2026の成果（2026年8月）imec-int.com ↩abc
8. 8
   CIMdata：CadenceのSamsung SF2向け裏面実装フロー（2023年7月）cimdata.com ↩
9. 9
   Synopsys：TSMCのN2とA16向けEDAの協業、A16の裏面配線（2024年9月）news.synopsys.com ↩