セル高さ（トラック数）とは

THEME 03 トランジスタ形成 · 集積の作り込みStandard Cell Height

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セル高さ（トラック数）とは、標準セルの高さを、そのセルの範囲に収まる金属配線の本数で数えた寸法です。 論理標準セルの高さは、セルあたりの金属配線（トラック）の本数にメタルピッチを掛けたものです¹。

セル高さを1トラック下げれば面積は小さくなります。一方で、入るフィンやシートの本数が減り、配線の通り道も狭くなります。面積と駆動電流、配線のどれを優先するかで、選べる構造が変わります。

ノード名が実寸から離れたぶん、セル高さが実寸の手がかりになる

技術世代の名称ほどゲート長の縮小は進んでおらず²、トランジスタや回路の構造や構成を工夫するなど、微細化以外の手段で名称にふさわしい性能を達成しています。プロセスノードの名前が実寸から離れたぶん、量産で追いかける実寸のひとつがセル高さです。

セルを横一列に並べるので、高さを配線の本数でそろえる

スタンダードセル方式は、トランジスタで作った基本回路をあらかじめライブラリに登録しておき、チップ上に配置して配線する方式です。セルベースLSIでは電源端子が左右の辺の同じ高さにそろっているので、セルを横に並べると電源の供給線が行に沿ってつながります³。セルは横一列に並び、行の上下を電源線が走ります。

ライブラリのセルを組み合わせやすくするため、セルの高さ、Nウェル、VDD電源ライン、GNDラインの大きさと位置を規格化し⁴、高さや幅を共通化します。行の高さは上下の電源線とそのあいだに通せる配線の本数で決まるので、トラックで数えます。6Tは、6本の金属配線がセル高さの範囲に収まることを指します。

6トラックと5トラック

セル高さは、トラック数にメタルピッチを掛けた長さです。6トラックではn側とp側に2本ずつフィンが入りますが、5トラックでは1本ずつになり、駆動電流が足りなくなります。

6Tから5Tへ下げると、フィン1本では駆動電流が足りない

最先端ノードのセルレベルでは、6Tの標準セルがデバイスあたり2本までのフィンを持ち、コンタクトピッチが57nmまで詰まっています¹。コンタクトピッチは、あるトランジスタのゲートコンタクトから隣のデバイスのゲートコンタクトまでを測った寸法です。imecは、5Tの標準セルへ移ると単一フィンのデバイスへの移行が要り、フィンの高さをさらに上げても駆動電流が不足するとしています。FinFETがここで行き詰まるのは、ゲート長が短くなって静電制御が弱まることに加えて、セル高さのほうから本数を削られるためです。

そこで使われるのがGAAナノシートです。ナノシートを縦に積むとチャネル断面を3次元的に配置でき、設計者はチャネルを広くすることも選べます。その場合はセル高さを高くして、大きな駆動電流を得ます。電流を決める要素が、フィンの本数という飛び飛びの値から、シート幅という連続した値に変わります。

フォークシートで4.3T、CFETで3Tが見込まれ、5トラックより下の限界は配線の通しやすさ

imecは、フォークシートによってトラック高さを5Tから4.3Tへ縮められるとしています⁵。壁でnとpの間隔を詰めた分が、そのままセル高さから引かれます。

5トラックより下でセル高さを下げる限界を決めるのは配線の通しやすさで、論理ブロックの単位で確かめる必要がある問題だと、imecは見ています。その解決策に挙げるCFETは、nFETをpFETの上に積む構造で、3トラックの論理標準セルまで見込んでいます。セル高さは、A14世代のナノシートで115nm、A10世代で90nmです。

5トラックを下回ると、メタルピッチは20nm以下になる

セル高さの1トラックは、配線の寸法にも直接影響します。現在最も重要な局所配線であるM1とM2のメタルピッチは40nmまで縮んでおり、imecの見通しでは、セル高さが5トラックを下回るとBEOLの重要な層のメタルピッチは20nm以下になります⁶。最終的にM1とM2は21nmまで縮み、そのあいだのビアの寸法は12〜14nmになります。

この寸法では、デュアルダマシンの作り方が限界に近づきます。狭い溝とビアの中でバリアとライナーが場所を取りすぎてCuの埋まる余地が減るので、ビア抵抗とそのばらつきが制約になり、高い電流密度のためにエレクトロマイグレーションも厳しくなります。imecの対策案は、ビアだけをRu、W、Moでバリアなしに下のCu配線につなぐハイブリッドメタライゼーションと、21nmを下回るメタルピッチ向けのセミダマシンです。Ru配線が量産の検討対象になるのはこのためです。imecは、3〜4トラックまで下げる場合は極めて低い抵抗の導体が必要になるとしています。

MOLも多層になり、埋め込み電源レールが局所配線のトラックを減らす

imecによると、MOLは長くソース、ドレイン、ゲートへの単層のコンタクトとして作られてきましたが、5トラックを下回るセルでは多層のMOL構造に移ります。層とビアを追加していく形は、過去のBEOLがたどった道と同じです。埋め込み電源レールと自己整合ゲートコンタクトを使えば局所配線のトラック数を減らせ、それがトラック高さの低減につながります。imecは、多層MOLと埋め込み電源レールを組み合わせれば、フォークシートを使ったセルのトラック高さを5トラックから4トラックに下げられるとしています。

トラック数とトランジスタ構造

トラック数を1段下げるたびに、必要なトランジスタ構造と配線寸法が変わります。面積が縮む分、駆動電流と配線の通しやすさが厳しくなります。

セル高さを動かす要素は、トラック数、チャネル幅、メタルピッチ、電源レール幅の4つ

1つ目はトラック数そのものです。下げれば同じ回路の面積が減りますが、入るフィンやシートが減って駆動電流が落ち、配線の通り道も減ります。上げれば電流と配線の余裕が増えますが、その分だけ面積が増え、ダイあたりの取れ数が減ります。imecの数え方では、1トラックはメタルピッチ1本分の高さです。

2つ目はチャネルの幅です。ナノシート世代では、同じトラック高さのままシートを広げて電流を増やすか、シートを狭めて高さを下げるかを選べます。シート幅は連続した値をとれるので、標準セルライブラリの中で高駆動版と高密度版を作り分けやすくなります。

3つ目はメタルピッチです。縮めれば同じトラック数でセル高さを下げられますが、ビア抵抗とエレクトロマイグレーションが悪化し、EUVとマルチパターニングの負担も増えます。緩めれば配線の抵抗と信頼性は楽になりますが、セル高さが上がります。

4つ目は電源レールの幅です。電源配線の幅は、配線抵抗による電圧降下が許容値以下であることと、各配線セグメントに流れる電流をエレクトロマイグレーションに対して安全な電流密度へ収めることを条件とし、さらにマージンを見込んで決まります。行の上下を走るこの太い線は、セル高さの中で最初に場所を取ります。そのため、埋め込み電源レールのように電源をセルの平面より下へ移す構造が、トラック本数の削減として働きます。

セル高さは、PDKの中で設計側が受け取る数のひとつです。その1本の増減が、フィンの本数、コンタクトピッチ、メタルピッチ、MOLの層数、電源の通し方まで一斉に動かします。

よくある質問（FAQ）

セル高さ（トラック数）とは何ですか？

標準セルの高さを、そのセルの範囲に収まる金属配線の本数で数えた寸法です。論理標準セルの高さは、セルあたりの金属配線すなわちトラックの本数にメタルピッチを掛けたものです。

なぜ本数で数えるのですか？

標準セルは同じ高さのまま横一列に配置して使うためです。セルベースLSIでは電源端子が左右の辺の向かい合う高さでそろうので、セルを横へ並べると電源の供給線が行に沿ってつながります。行の高さは、上下の電源線とそのあいだを通る配線の本数で決まります。

6トラックとはどういう意味ですか？

6本の金属配線がセル高さの範囲に収まることです。imecによると、最先端ノードの6トラックの標準セルはデバイスあたり最大2本のフィンを持ち、コンタクトピッチは57nmまで縮んでいます。

トラックを1本減らすと何が変わりますか？

必要なトランジスタ構造が変わります。imecは、5トラックに移ると1本のフィンで作るデバイスにする必要があり、フィンをさらに高くしても駆動電流が足りないとしています。そこでGAAナノシートに移り、シートの幅で電流を確保します。

配線側には何が起きますか？

imecの見通しでは、セル高さが5トラックを下回るとBEOLの重要な層のメタルピッチが20nm以下になり、最終的にM1とM2は21nmまで縮みます。ビアの寸法は12〜14nmになり、バリアとライナーが場所を取ってCuの埋まる余地が減るので、ビア抵抗とばらつき、エレクトロマイグレーションが制約になります。

どこまで下げられますか？

imecは、5トラックより下ではセル高さを下げる限界を決めるのは配線の通しやすさで、それがCFETに向かう理由だとしています。セル高さはA14世代のナノシートで115nm、A10世代で90nmです。

セル高さは面積のためだけの数ですか？

駆動電流とも関係します。設計者はチャネルを広くする選択もでき、その場合はセル高さを高くして大きな駆動電流を得ます。

比較・違いを学ぶ

プロセスノードとは── 世代の名前。セル高さはその中で実際に縮む寸法
フォークシートとは── 壁でnとpの間隔を詰め、トラック高さを5Tから4.3Tに下げる構造

出典

7件を表示

1
imec：A view on the logic technology roadmapimec-int.com a b
2
産業技術総合研究所：産総研マガジン「ロジック半導体とは？」aist.go.jp ↩
3
電子情報通信学会：知識ベース 10群1編1章集積回路設計ieice-hbkb.org ↩
4
立命館大学 OCW：集積デバイス工学（11）CMOSレイアウトritsumei.ac.jp ↩
5
imec：Outer wall forksheet to bridge nanosheet and CFET device architecturesimec-int.com ↩
6
imec：Logic technology scaling options for 2nm and beyondimec-int.com ↩
7
電子情報通信学会：知識ベース 10群1編3章集積回路設計ieice-hbkb.org