ゲートピッチとは

THEME 03 トランジスタ形成 · 集積の作り込みContacted Poly Pitch

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ゲートピッチとは、隣り合うトランジスタのゲートからゲートまでの繰り返し間隔で、ゲート1本あたりが使う横幅にあたる寸法です。 英語ではCPP（Contacted Poly Pitch）と呼びます。

プロセスノードの名前の数字は、実際の寸法とは対応しなくなりました。一方でゲートピッチは実寸で測れるので、世代を比べるときの基準として使われています。

ノード名は実寸から離れ、比較に耐える寸法はピッチに残った

CPPは、あるトランジスタのゲートコンタクトから隣のデバイスのゲートコンタクトまでを測った寸法です¹。ゲートを1本引くたびにレイアウトから差し引かれる幅にあたります。

ノード名の数字は、この寸法から離れています。産総研は、微細化が進むにつれて技術世代の名前と実際の半導体微細加工寸法の乖離が始まったとし²、2nm世代の2nmを、配線幅や最小加工寸法とは切り離した世代の名前としています。

一方、ピッチという語は古くから固まっています。ハーフピッチはピッチ、すなわち線幅と線間隔の和の1/2で、ITRSが2005年版からICの技術世代を表す単位として採用しました³。最小寸法も、一般に配線ピッチやトランジスタのゲート長などで表されます。

世代の名前が実寸から離れたあとも、比較に耐える寸法はピッチ側に生きています。プロセスノードの数字だけでレシピは組めますが、CPPと最小メタルピッチの2つをそろえれば、マルチパターニングが要るかどうかまで見当がつきます。

1周期の中身

N2とA14でゲート長はどちらも15nmです。ピッチが48nmから45nmに縮んだ3nmは、側壁とコンタクトの部分から出ています。

隣り合うゲートの間に何が入るかは、工程の順序で決まります。ダミーゲートを立てたあとにゲート側壁を作り、ソース・ドレインのエピ成長を経て、ゲートとソース・ドレインの上にコンタクトを作ります⁴。したがって1周期の中身は、ゲート1本とサイドウォールスペーサ2枚、そしてコンタクトプラグ1本です。

N2からA14で、ゲート長は15nmのまま、ピッチとセル高さが縮む

欧州の共用試作ラインNanoICのPathfinding PDKでは、imecのロードマップに基づくN2ノードの想定値が、ゲートピッチ48nm、最小メタルピッチ22nm、ゲート長15nm、標準セル高さ132nm、6トラック構成、ナノシート4枚積み、配線17層（表面13層・裏面4層）です⁵。

続くA14では、ゲートピッチ45nm、ゲート長15nm、標準セル高さ115nm、配線18層（表面13層・裏面5層）となり、N2比で面積が約18%、同じ周波数での電力が約7%改善するとされています。裏面電源供給のつなぎ方も、シリコン貫通ビア経由から、ソース・ドレインのエピへ直接落とすコンタクトへ移ります。

ゲート長は15nmのまま並びます。縮小率を計算すると、ゲートピッチは48から45nmへ6.3%、標準セル高さは132から115nmへ12.9%縮みます。両者を掛けると0.82となり、公表されている約18%の面積利得とほぼ一致します。面積の出どころは、ゲートを短くした側とは別のところにあります。

N2からA14で変わった寸法

ゲート長は15nmのまま、ゲートピッチとセル高さが縮みます。その代わりに配線が1層増え、裏面の配線は4層から5層になります。

セル高さのほうが速く縮み、トラックを減らすと負担は配線へ移る

セル高さは、セルあたりの配線本数（トラック数）と配線ピッチの積です。N2想定の数字でも、6トラックに最小メタルピッチ22nmを掛けると標準セル高さ132nmになります。トラックを減らせばセルは低くなり、負担は配線側に移ります。

セル高さが5Tを下回ると、BEOLのクリティカル層の配線ピッチが20nm以下になり、容量、抵抗（ビアと配線の両方）、コスト、描画性、信頼性のすべてが非常に厳しくなります¹。長くソース・ドレイン・ゲートへの単層コンタクトとして作られてきたMOLも、5T未満のセルでは層とビアを追加した多層構造に変わります。

imecは、CPPの縮小の鈍化に対応するための代替のデバイス構造も探索しています。CPPは縮小が止まりつつある寸法です。

セル高さの大きな比率を、nとpの間隔が占める

セル高さの内訳では、n型とp型の間隔が大きな比率を占めます。FinFETではn型とp型の間にダミーフィン2本ぶんの間隔を取るのが通例で、利用可能な空間の40〜50%を消費します⁶。

imecの2019年時点のTCAD検討は、2nm世代を想定して、ゲートピッチ42nm、配線ピッチ16nm、5T標準セルライブラリという条件を置いています。nとpのあいだに誘電体の壁を入れるフォークシート構造では、ナノシートに比べて同一電力で速度10%向上、同一速度で電力24%削減、トラック高さ5Tから4.3T、セル面積20%削減という見積もりです。SRAMではp-n間隔8nmで、面積と性能を合わせて30%の改善としています。

従来の比例縮小では、世代ごとに寸法を0.7倍にして、性能15%向上、面積50%削減、電力40%削減、コスト35%削減を得てきました。48nmから45nmへの6.3%の縮小は、0.7倍とは桁の違う数字です。ムーアの法則が続いているかどうかを、ノード名ではなくピッチの実寸で確かめるのはこのためです。

測るのはゲートCD、許容幅は15nmで±1.8nm

測る対象はゲートのCDです。2007年時点のITRSのリソグラフィ章は、エッチング後の最終ゲートCDを従来の許容値の±12%へ収めることがいよいよ困難になってきたとしています⁷。この12%には、デバイスの全ての方向、全てのクリティカルパターンの、フィールド内・ウェーハ内・ウェーハ間・ロット間の変動が含まれます。

±12%は相対値なので、ゲート長が15nmまで下がると許容幅は±1.8nmになります。CD-SEMやOCDで測るのはこの幅で、オーバーレイ計測と合わせたエッジ配置誤差が、コンタクトとゲートの短絡の余裕を決めます。この余裕が足りなくなると、自己整合コンタクトのように位置合わせを工程で解決する方法が使われます。

LWR（線幅ラフネス）の低い空間周波数の成分は活性領域上のゲート長の変動になり、リーク電流の増加、素子ごとの速度ばらつき、ICのタイミング問題につながります⁷。ピッチを詰めるほど、この揺らぎが寸法に占める割合が大きくなります。

調整するのはゲートCD、トラック数、n-p間隔の3つ

1つ目はゲートCDの目標値です。下げれば駆動力と速度が上がりますが、短チャネル効果への余裕が減ります。GAAは、チャネルの上下左右4面をゲート電極で覆い、微細化しても漏れ電流を抑えて高速に動作できるようにした構造です⁸。CDを上げれば漏れ電流とばらつきは改善しますが、同じピッチの中で側壁とコンタクトに使える幅が減ります。

2つ目はトラック数です。減らせば面積を取れますが、配線ピッチが20nm以下に入り、容量・抵抗・コスト・描画性・信頼性がまとめて厳しくなります。増やせば配線は楽になり、そのぶん面積の利得を返すことになります。

3つ目はn-p間隔です。詰めればセル高さかチャネル幅のどちらかを稼げますが、FinFETではダミーフィンの間隔が下限になり、フォークシートでは誘電体の壁という工程が1つ増えます。

ピッチを詰めると、短絡の余裕と配線とMOLに負担がかかる

ゲートピッチを詰めると、セルの横幅とセル内の配線長が縮みます。かわりに、コンタクトとゲートの短絡の余裕、配線の抵抗と容量、MOLの層数に負担がかかります。N2からA14への1世代では、面積が18%縮むかわりに裏面の配線が1層増えています。

ゲート長を縮める余地が小さくなったので、面積を縮める手段は、ピッチとセル高さ、そしてCFETのようにトランジスタの積み方を変える方向に移っています。

よくある質問（FAQ）

ゲートピッチとは何ですか？

隣り合うトランジスタのゲートからゲートまでの繰り返し間隔です。あるトランジスタのゲートコンタクトから、隣のデバイスのゲートコンタクトまでを測った寸法です。

ノード名の数字と同じものですか？

別の数字です。産総研は、微細化が進むにつれて技術世代の名前と実際の微細加工寸法の乖離が始まったとし、2nm世代の2nmを、配線幅や最小加工寸法とは切り離した世代の名前としています。

いまはどのくらいの値ですか？

NanoICのPathfinding PDK仕様では、imecのN2想定でゲートピッチ48nm・最小メタルピッチ22nm、A14想定でゲートピッチ45nmです。

ゲート長も一緒に縮むのですか？

同じ仕様表では、N2もA14もゲート長が15nmで並びます。ゲートピッチは48から45nmへ、標準セル高さは132から115nmへ動きます。

面積の利得はどこから出ているのですか？

ピッチとセル高さからです。48から45への縮小率と132から115への縮小率を掛けると0.82になり、公表されている面積約18%の改善とほぼ一致します。

ゲートピッチを詰めると何が悪くなりますか？

配線側の負担が増えます。imecは、セル高さが5Tを下回るとBEOLのクリティカル層の配線ピッチが20nm以下になり、容量、抵抗、コスト、描画性、信頼性のすべてで厳しくなり、MOLも単層から多層構造に変わるとしています。

現場では何を測って管理するのですか？

エッチング後の最終ゲートCDです。ITRS 2007では、これを従来の許容値の±12%へ収めることがいよいよ困難になってきたとされ、この12%にはフィールド内・ウェーハ内・ウェーハ間・ロット間の変動が含まれます。

比較・違いを学ぶ

プロセスノードとは── 実寸と対応しなくなった世代の名前
エッジ配置誤差（EPE）とは── 詰めたピッチの中で位置ずれの余裕を見積もる指標

出典

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