3社の裏面電源は着地先が違う｜Intelは18Aでnano-TSV、14AとTSMC A16は裏面直接コンタクト

IntelのPowerVia、TSMCのSuper Power Rail、SamsungのSF2ZのBSPDNは、どれも電源を前面の配線層から抜き、空いた配線トラックを信号に充てるための技術だ。違いは裏面の導体の着地先に出る。Intelの18Aは前面で先に埋めたnano-TSVへ、TSMCのA16はソース・ドレインへ直接着地させ、Intelは次の14Aで直接コンタクトへ移ると発表した。これらのノードの着地先は、imecが試作したBuried Power Rail（BPR）とは別の場所にある。

裏面電源だけを入れ替えて比べた利得は、Intelで周波数6%、Samsungで性能7.5%だ。IntelのPowerViaは、裏面電源のない同等の設計に比べて周波数を6%上げ¹、Samsungの第1世代BSPDNは前面給電に比べて性能を7.5%上げた²。IEEE Spectrumは、Intelの6%を世代を1つ進めたときの通常の利得の約半分³にあたると書いている。TSMCのA16の同じ電力で8〜10%速い⁴という値はN2Pとのノード比較で、改良したナノシートトランジスタの効果も含む。

3社とも、前面の配線トラックを信号に充てるために電源を裏へ移す

標準セルの上端と下端には電源と接地のレールが通り、従来は前面の最下層の配線で信号と場所を分け合ってきた。セルの高さを縮めるほど、この取り合いが配線の混雑とIR dropを生む。BPRはレールをトランジスタの下へ埋めて場所を空ける技術で、3社の裏面電源は、電源網そのものをウェーハの裏へ移して前面を信号に充てる。

3社は同じ言葉でこの目的を書いている。IntelはPowerViaの論文で、前面に信号配線のための配線資源を追加できる¹と書き、2026年の論文では裏面電源が信号配線と電源供給を切り離し、配線を微細化する費用と複雑さを減らすとしている⁵。TSMCはA16が前面の配線資源を信号に充てて論理密度と性能を上げる⁶と発表し、SamsungはSF2ZのBSPDNを電源レールをウェーハの裏に置き、電源線と信号線の間のボトルネックをなくす技術⁷と呼ぶ。

前面が空くと、最も細かい配線層を緩められる。IEEE Spectrumの取材によれば、Intelは電源線がなくなった最下層M0の配線間隔を6 nm広げられ、EUV露光の手間を減らせるとみる³。Intelの技術開発担当副社長Ben Sellは、配線を緩めた分の節約が裏面工程の追加費用を上回る³と述べた。

裏面電源だけの利得は、Intelで周波数6%、Samsungで性能7.5%

会社と出典	比べた相手	面積・セル利用率	電圧降下	周波数・電力
Intel、VLSI 2023（Intel 4のEコア）	裏面電源のない同等の設計	セル利用率90%超	30%以上改善	周波数6%向上
Intel、VLSI 2026	同等の前面配線	配線後の面積11%減	動的な電圧降下を10分の1	周波数5〜6%向上、または動的電力15%超減
Samsung、VLSI 2024（第1世代BSPDN）	前面給電	―	―	性能7.5%向上、または電力5%減
TSMC、VLSI 2026（A16）	N2P（ノード比較）	チップ密度8〜10%向上	―	速度8〜10%向上、または電力15〜20%減

Intelの2つの値は、同じ方式を2世代で測ったものだ。2023年の試作では、Intel 4のFinFETで作ったEコアがセル利用率90%超で、電圧降下を30%以上改善し、周波数を6%上げた¹。2026年の論文では、裏面電源が配線後の面積を11%減らし、動的な電圧降下を10分の1にし、周波数を5〜6%上げるか動的電力を15%超減らす⁵。Intelは18Aの製品ページで、PowerViaの最悪時の電圧降下が最大10分の1、配線後のブロック面積が最大11%小さくなる根拠としてこの論文を挙げている。電圧降下の大きな改善を数字で示したのは、3社のうちIntelだ。

Samsungの研究所は、2nm以降のGAAトランジスタで作った標準セルで、第1世代BSPDNの効果を試作チップで確かめた。金属配線の最適化で速度を6%上げ、前面給電に比べて性能7.5%か電力5%の利得を得た²と報告している。

TSMCの論文の題は、A16を改良したナノシートトランジスタとSuper Power Railを持つ技術としている⁴。表の値はこの両方を合わせたN2Pとの差で、裏面電源だけの利得とは分けて読む必要がある。TSMCは同じ論文で、A16の認定を終え、2026年第4四半期に量産すると報告した。

Intel 18Aはnano-TSV、Intel 14AとTSMC A16は裏面直接コンタクトに着地する

Intel 18Aはnano-TSV、Intel 14AとTSMCのA16・A12は裏面直接コンタクトに着地する。SamsungのSF2Zは裏面側の3列にまたがる帯で描き、点線は2026年の論文で示したセル構造の提案だ。

Intelは、PowerViaを公表されたBPR方式より電源をトランジスタへ直接届ける構成¹と位置づけた。Intelの18Aの製品ページによれば、PowerViaはすべての標準セルにnano-TSVを埋め込み、太いピッチの配線とバンプをダイの裏へ移す⁸。nano-TSVはトランジスタを作る段階で前面から掘って金属で埋め³、配線層を作って裏返した後、その端が出るまで元のウェーハを削る。BPRを先に埋め、薄化した後に裏から穴を当てるimecの方式とは、穴を掘る面と順番が逆になる。

A16のSuper Power Railは、裏面直接コンタクト方式で、N2Pのゲート密度とNanoFlexの設計上の利点を保つ⁴。imecの分類では、裏面直接コンタクトは裏からのビアをソース・ドレインの底に当てる方式で、BPRを使わない中工程の長いビア（TSVM）、BPR、直接コンタクトの順にセルは小さくなり、統合は難しくなる⁹。

Intelも直接コンタクトへ進む。2025年4月、Intelは14Aに18AのPowerViaを発展させた直接コンタクト方式のPowerDirectを使う¹⁰と発表した。直接コンタクトは前面との位置合わせを厳しくし、その要求の差は表裏合わせの要求の記事で扱っている。

SamsungはSF2ZのBSPDNを2027年に量産すると発表した

Samsungは2024年6月、SF2ZにBSPDNを組み込み、SF2に比べてPPAを高め、IR dropを大きく下げ、2027年に量産する⁷と発表した。

研究の発表は、直接コンタクトの方向を示す。Samsungのファウンドリー事業部はVLSI 2026で、2nm世代のセルを5トラックまで縮めるとトランジスタに使える幅が限られ、性能の制約になる¹¹と指摘し、裏面電源と裏面直接コンタクトを前提に、隣の列との境界の面積を借りるセル構造を提案した。セルの遅延は5〜9%減り、Armのコアで面積を増やさずに最大動作周波数が9.8%上がったという。この論文が示すのはセル構造の提案で、SF2Zの仕様ではない。

差が出るのは、直接コンタクトへ移る時期と、裏面電源を載せるノード

imecの計算では、A14世代の5トラックの高密度ロジックで、直接コンタクトの最良型がBPR方式より8.9%速い⁹。TSMCのA16とSamsungの2026年の論文は、どちらも直接コンタクトを使う。Intelは18Aをnano-TSVで量産し、直接コンタクトは14Aから使う。

裏面電源を載せるノードの選び方も、IntelとTSMCで違う。IntelはPowerViaを18Aの中核技術に挙げ、18Aは米国で量産に入っている⁸。派生の18A-PTは、裏面電源を持つベースダイ⁸として3D積層に使う。TSMCは、A16を信号配線が複雑で電源網の密なAI・HPC製品に最も適するとした⁴。次の世代では、A14を2028年に量産し¹²、Super Power RailはA14の拡張版A12でAI・HPC向けに2029年に量産する¹³。SamsungはSF2Zの効果を、HPCの設計の性能向上⁷として打ち出している。

次に確かめるべきなのは、TSMCのA16が2026年第4四半期に予定どおり量産に入るか、Intelが14AのPowerDirectで直接コンタクトの数字をどう示すか、SamsungがSF2Zの着地先を技術論文で示すかの3点だ。CFETで電源レールがどこへ移るかはCFETのM0電源レールと裏面コンタクト、3方式の構造の違いは裏面電源の記事にまとめている。

関連ページ

• 前工程Buried Power Railは電源レールをトランジスタの下へ埋める技術
• 前工程裏面電源の3方式は名前より着地先で分かれる
• 前工程裏面電源の表裏合わせの要求は着地先で決まる
• 前工程CFETのM0 railとbackside contact
• 前工程GAAのロードマップと次の構造候補
• 装置・品質検査・計測・オーバーレイ装置の役割分担
• 企業研究企業研究：Intel
• 企業研究企業研究：Samsung Semiconductor
• 企業研究企業研究：TSMC

出典

13件を表示

1. 1
   Intel：PowerVia技術の論文、VLSI 2023（2023年6月）doi.org ↩abcd
2. 2
   Samsung：第1世代BSPDNの論理ブロック評価、VLSI 2024（2024年6月）doi.org ↩ab
3. 3
   IEEE Spectrum：PowerViaの製造工程とM0の緩和（2023年6月）spectrum.ieee.org ↩abcd
4. 4
   TSMC：A16とSuper Power Railの論文、VLSI 2026（2026年6月）doi.org ↩abcd
5. 5
   Intel：裏面電源の設計上の利得、VLSI 2026（2026年6月）doi.org ↩ab
6. 6
   TSMC：A16とSuper Power Railの発表（2024年4月）pr.tsmc.com ↩
7. 7
   Samsung：SF2ZへのBSPDN導入、SFF 2024（2024年6月）news.samsung.com ↩abc
8. 8
   Intel 18AとPowerViaの製品ページ（2026年10月閲覧）intel.com ↩abc
9. 9
   imec：裏面接続方式のDTCO比較、VLSI 2023の成果（2023年8月）imec-int.com ↩ab
10. 10
    Intel：14AのPowerDirect、Direct Connect 2025（2025年4月）newsroom.intel.com ↩
11. 11
    Samsung：裏面直接コンタクトを前提にしたセル構造、VLSI 2026（2026年6月）doi.org ↩
12. 12
    TSMC：A14の発表（2025年4月）pr.tsmc.com ↩
13. 13
    TSMC：A13とSuper Power Rail付きA12の発表（2026年4月）pr.tsmc.com ↩