埋め込み電源レールは裏面給電で効果約4倍｜電源レールをトランジスタの下へ移す構造

Buried Power Rail（BPR、埋め込み電源レール）とは、標準セルの電源（VDD）と接地（VSS）のレールを、トランジスタの上の配線層からトランジスタの下へ移す構造だ。裏面電源の方式の名前ではなく、レールの置き場所を変える技術なので、前面から給電するチップにも、裏面から給電するチップにも使える。IntelのPowerViaやTSMCのSuper Power Railと並べて比べる相手は、BPRそのものではなく、BPRに裏面から導体を当てる給電方式のほうだ。3社がどこへ着地させているかは3社の裏面電源は着地先が違うで比べている。

BPRの効果は、裏面とつないだときに大きく出る。imecとArmがCPUで比べたシミュレーションでは、前面からの給電のままBPRを入れるとIR dropは約1.7分の1、裏面から掘ったnTSVをBPRに着地させると7分の1になった¹。BPRの効果が最大になるのは、裏面から掘ったnTSVの着地先にしたときだ。その着地を裏からどこまで正確に合わせられるかはBPRへの裏からのnTSV着地で扱う。

BPRは、電源レールを配線層からトランジスタの下へ移す

ロジックの回路は、高さをそろえた標準セルを並べて作る。セルの上端と下端には電源と接地のレールが1本ずつ通り、従来は配線層の最下部（Mint）に置かれて信号配線と場所を分け合ってきた。電源はパッケージから15〜20層の配線を下って届き、トランジスタに近づくほど細くなる配線で電圧が下がる（IR drop）¹。この電源網をまるごとウェーハの裏へ移すのが裏面電源で、BPRはその着地先にも使える。

imecの定義では、BPRはトランジスタの下に埋めた金属線で、一部はシリコン基板の中、一部は素子分離（STI）の酸化膜の中にある¹。配線層にあったVDDとVSSのレールの役目をこの金属線が引き受けるので、配線層のトラックが減り、セルをさらに低くできる。imecは2018年の時点で、BPRを自己整合ゲートコンタクトと並ぶセルの高さを縮めるスケーリングブースター²に数えていた。

図1電源 rail をどこへ移すのか

BPRは電源レールを配線層からトランジスタの下へ移し、空いた配線トラックを信号に返す。埋めたレールはVBPRとM0Aでトランジスタにつながり、裏面から掘ったnTSVの着地先にもなる。

埋めたレールからトランジスタへは、VBPRと呼ぶ小さなビアと、中工程のM0A配線を通ってソース・ドレインへ電流を送る。BPRに電源を入れる入口は、前面の配線層からでも、裏面に作った配線からでもよい。

前面から給電しても効くが、裏面とつなぐと効果が約4倍になる

構成	電源の入口	IR drop（従来の前面給電との比）
前面給電＋BPR	前面の配線層からBPRへ	約1.7分の1
裏面給電＋BPR	裏面の配線からnTSVを通ってBPRへ	7分の1

表の値は、imecとArmが同じCPUで3つの給電方式を比べたシミュレーションの結果だ¹。BPRを前面の配線層とつなぐだけでもレールの抵抗は下がるが、電源は前面の細い配線を何層も下ってくる。裏面給電では、太く抵抗の低い裏面の配線から、nTSVとBPRを経てトランジスタへ短い経路で届く。

差はブロック単位の性能と面積にも出る。imecとArmはVLSI 2023で、Armの高性能64ビットプロセッサのブロックをA14世代の条件で組み、裏面給電＋BPRが前面給電に比べて動作周波数を6%上げ、面積を16%減らし、消費エネルギーは悪化しなかった³と報告した。前面給電＋BPRと比べても、裏面給電＋BPRは周波数が2%高く、面積が8%小さく、エネルギーが2%少なかった。

imecの試作では、先に埋めたBPRの先端へ裏から掘ったnTSVを当てる

imecが2022年に試作した方式は⁴、BPRに裏面から当てる構成の代表例だ。imecの工程解説¹に沿うと、流れは4段になる。

1段目は前面の工程だ。シリコンウェーハの上にSiGe層と薄いシリコン層を重ね、STIを作った後に溝を掘る。溝を酸化膜の内張りとWやRuの金属で埋め、金属をへこませて絶縁膜でふたをする。BPRの幅は約30 nm、ピッチは約100 nmだ。トランジスタはBPRを作った後に作り、VBPRとM0AでBPRとつなぎ、Cuの配線層で前面を仕上げる。

2段目は貼り合わせと薄化だ。前面を下にして支持用のキャリアウェーハに室温で接合し、250°Cで熱処理する。裏から研削、CMP、エッチングで削り、SiGe層で止めてからそのSiGeも除く。

3段目でnTSVを作る。裏面からシリコン越しに位置合わせして露光し、厚さ数百nmのシリコンを貫く穴をBPRの先端まで掘ってWで埋める。試作では深さ約320 nmのnTSVを200 nmピッチで並べ、標準セルの面積を使わなかった。4段目で裏面に配線を作ると、裏面の配線からnTSV、BPR、VBPRとM0Aを経てトランジスタまで電源の経路が通る。

PowerViaとSuper Power Railは、裏面とトランジスタを別の経路でつなぐ

裏面電源の方式は、裏から伸ばした導体をトランジスタ側のどこへつなぐかで分かれる。imecは標準セルの裏面接続を、BPRに着地させる方式、BPRを使わずに中工程の長いビアでM0Aの側面とつなぐ方式（TSVM）、ソース・ドレインのエピ層の底へ直接ビアを当てる方式（BSC）³に分けている。

方式	裏から伸ばす導体	トランジスタ側への届き方
imecのBPR方式	薄化した後に裏から掘るnTSV	BPRの先端に着地し、VBPRとM0Aを経てトランジスタへ
IntelのPowerVia	裏面配線（nano-TSVは前面で先に埋め、薄化で端を出す）	nano-TSVの端に着地し、BPRを経ずにトランジスタへ
TSMCのSuper Power Rail	裏面直接コンタクト	BPRを経ずにソース・ドレインへ直接

Intelは18AのPowerViaを、太いピッチの配線とバンプをダイの裏へ移し、すべての標準セルにnano-TSVを埋め込む技術⁵と説明する。IEEE Spectrumの取材によれば、nano-TSVはトランジスタを作る段階で細く深い穴を掘って金属で埋めたもので⁶、配線層を作って裏返した後、その端が出るまで元のウェーハを削る。imecの方式は、薄化した後に裏から穴を掘ってBPRに当てる。PowerViaは前面で先に埋めたビアの端を裏から出して配線を当て、BPRを経ずにトランジスタへ電源を送る。

TSMCはA16の論文で、Super Power Railを裏面直接コンタクト方式の電源供給⁷と呼んでいる。TSMCの呼ぶ裏面直接コンタクトは、imecの分類ではBSCに近く³、電源はBPRを経ずにソース・ドレインへ届く。TSMCは、A16が前面の配線資源を信号に充てて論理密度と性能を上げる⁸と説明する。Samsungは2nm世代のSF2Zに、電源レールをウェーハの裏に置くBSPDNを組み込み、2027年に量産する⁹と発表した。

imecの3つの接続方式のうち、BPR方式は中間に位置する。imecは、TSVM、BPR、BSCの順にセルは小さくなり、統合は難しくなるとまとめる³。リングオシレーターの計算では、2nm世代の7Tセルで方式による差はほとんどない。A14世代の高性能ロジック（6T）ではTSVMがBPR方式より8.5%遅く、高密度ロジック（5T）ではBSCの一種（BSC-M*）がBPR方式より8.9%速い。imecは、微細化が進めば統合の難しさをPPAの利得で埋め合わせられるとみる。

量産で増える難所は、FEOLの金属、極薄化、裏からの位置合わせだ

図2量産の負荷はどの段に集まるか

BPR方式で量産の負荷が集まるのは、FEOLの金属、極薄化、裏からの位置合わせの3段だ。IR dropの7分の1という効果は、4段目で裏面の配線からトランジスタまで経路が通って初めて出る。

1つ目は、FEOLに金属を入れることだ。BPRはトランジスタより先に作るので、その後の高温工程にさらされる。imecは、熱に強いWやRuでレールを作り、FEOLの工程中はふたをしたまま保って汚染を防いだ¹。

2つ目は極薄化の均一さだ。nTSVの端を出して抵抗を下げるには、シリコンを数百nmまで削る必要があり、厚さのばらつき（TTV）は40 nm未満に抑えた¹。

3つ目は、裏から掘るnTSVをBPRへ合わせることだ。貼り合わせで前面のウェーハは歪み、裏面の露光はその歪んだ座標でBPRを狙う。imecは貼り合わせ技術の改善と露光の補正で、BPRに対するnTSVの重ね合わせ誤差を10 nm未満に抑えた¹。量産ではこの誤差を、表と裏の位置合わせと重ね合わせの計測で管理する。

これらの工程を足しても、トランジスタは傷まなかった。imecの試作では、最後に熱処理を入れれば、BPRの導入と裏面工程でFinFETの性能は劣化しなかった¹。

出典

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