裏面電源3方式の違いは着地先｜ソース・ドレイン直結が8.9%速いとimec

裏面電源（BSPD、Backside Power Delivery）とは、チップの電源配線をウェーハの裏へ移す技術だ。IntelのPowerVia、TSMCのSuper Power Rail、SamsungのBSPDNはどれもこの技術の名前で、3社の差は、裏面から伸ばした導体がトランジスタ側のどこへ着地するかに出る。PowerViaは、前面から標準セルごとに先に埋めた貫通ビア（nano-TSV）の端に裏面配線を着地させ、Super Power Railはトランジスタのソース・ドレインへ直接当てるコンタクトに着地する。

着地先が大事なのは、それが標準セルの大きさと速度を左右するからだ。imecのリングオシレーターの計算では、セルの高さが5トラックまで縮むA14世代の高密度ロジックで、ソース・ドレインへ直接当てる方式の最良型（BSC-M*）は、埋め込み電源レール（BPR）に着地する方式より8.9%速い¹。その代わり、imecによれば着地先が小さくトランジスタに近いほど、工程の統合は難しくなる。セルの高さごとの比較は裏面電源の接続方式とセルの高さ、3社の着地先の違いは3社の裏面電源は着地先が違うで比べている。

標準セルは、高さをそろえた論理回路の部品だ

ロジックチップの回路は、標準セルと呼ぶ部品を並べて作る。標準セルは、インバーター、NAND、フリップフロップのような基本の論理回路を、決まった高さの長方形に描いた部品だ。設計ツールはセルを横一列に並べ、その列を積み重ねてチップを組む。高さがそろっているので、セルの上端と下端に電源（VDD）と接地（VSS）のレールを1本ずつ通し、隣のセルと共有できる。

セルの高さは、セルの中を横に通せる配線の本数（トラック数）で数え、6本分なら6Tと書く。imecは高密度ロジックのセル高さを、2nm世代で6T、A14世代で5Tと置き、CFETを使うA7世代以降で4.5T以下へ進むとみる¹。この縮小を止めるのが電源のレールだ。imecによれば、電源と接地のレールはセルの境界でかなりの面積を占め、セル高さの縮小を妨げる²。レールを細くすると抵抗が上がり、電源の電圧が配線の途中で下がる（IR drop）。

裏面電源は、レールと電源網をウェーハの裏へ移す

従来のチップでは、電源も信号も、トランジスタの上に積んだ配線層（BEOL）を通って届く。電源はチップ表面のバンプから入り、細い配線を何層も下ってトランジスタに着く。裏面電源はこの電源網をウェーハの裏へ移す。imecの説明では、トランジスタの下の基板を薄く削り、裏面に作った太く抵抗の低い配線から標準セルへ直接電源を送るので²、電子は前面の複雑な配線層を通らずに済む。前面の配線層は信号に充てられ、そこで使う金属の選び方はBEOL配線材料の記事で扱っている。

図1電源経路を前面から裏面へ移す構造

裏面電源は、前面の配線層から電源を抜き、裏面の太い配線からトランジスタへ届ける。図の右はBPRへ当てる貫通ビアとソース・ドレイン近くへの直接コンタクトを描く。PowerViaはこのどちらとも違い、前面からセルごとに先に埋めた貫通ビアの端に裏面配線を当てる。

効果は電圧降下に大きく出る。imecとArmが行ったCPUのシミュレーションでは、前面から電源を送る従来方式に比べ、BPRを前面の配線とつなぐだけでIR dropは約1.7分の1、BPRに着地させた裏面の貫通ビアから送ると7分の1になった²。

方式は、標準セルの設計とセットで決まる

どの着地先がよいかは、工程の都合だけでは決まらない。着地先によって、セルの中でトランジスタに使える幅とコンタクトの面積が変わるからだ。imecはこれを設計と製造技術の同時最適化（DTCO）として、2nm世代とA14世代のナノシートで、セル高さごとに比べた（VLSI 2023）。

Armの高性能プロセッサのブロックを、A14の高性能向け設計キットで組んだ評価では、BPRに着地する裏面電源は、前面電源に比べて動作周波数を6%上げ、面積を16%減らした¹。消費エネルギーの悪化はなかった。

セルを縮めるほど、方式の差は開く。2nm世代の高性能ロジック（7T）では、方式による周波数の差はほとんどない。A14世代の6Tでは、BPRを使わずに中工程の長いビアで裏面とつなぐ方式（TSVM）がBPRより8.5%遅くなり、5Tでは選択肢から外れる。リングオシレーターの計算で5Tに最も速いのは、ソース・ドレインに直接当てる方式のうちゲートの切れ目を詰めた最良型（BSC-M*）で、BPRより8.9%速い。imecはその理由を、ナノシートの幅とコンタクトの面積を大きく取れるからだと説明する。

一方でimecは、TSVM、BPR、直接コンタクトの順にセルは小さくなり、統合は難しくなる¹とまとめている。セルを小さくしたい高密度ロジックほど、難しい着地先を選ぶ理由が強くなる。

着地先は、BPR・貫通ビア・ソースドレインの3つに分かれる

裏面の導体が当たる先	当てる導体と、それを作る面	当たった先からトランジスタまで	代表例
BPR（トランジスタの下に埋めた電源レール）	薄化後に裏面から掘るnano-TSV	VBPRビアとM0A配線を経てソース・ドレインへ	imecの試作
前面で先に埋めたセルごとのnano-TSVの端	裏面配線（nano-TSVはトランジスタを作る段階で前面から掘る）	BPRを経ずにトランジスタへ	Intel PowerVia
ソース・ドレインの底	裏面直接コンタクト	中継なしでトランジスタへ	TSMC Super Power Rail

BPRは、一部を基板、一部を素子分離の酸化膜に埋めた金属線だ²。imecの試作では幅が約30 nm、ピッチが約100 nmで、トランジスタはBPRを作った後に作る。BPRとソース・ドレインはVBPRビアとM0A配線で結び、薄くしたウェーハの裏面から掘った²深さ320 nmのnano-TSVをBPRに着地させた。PowerViaとの違いは、nano-TSVを裏から掘ってBPRに当てるか、前面で先に埋めて裏から端を出すかにある。BPRそのものの作り方は埋め込み電源レールの記事にある。

IntelのPowerViaは、セルごとの貫通ビアに着地する

Intelは18Aの説明で、PowerViaを、太いピッチの配線とバンプをダイの裏へ移し、すべての標準セルにnano-TSVを埋め込む技術としている³。IEEE Spectrumの取材によれば、nano-TSVはトランジスタを作る段階で細く深い穴を掘り、金属で埋めたものだ⁴。その上に通常どおり配線層を作り、配線側にキャリアウェーハを貼って裏返す。元のウェーハの裏をnano-TSVの端が出るまで削り、そこへ太い裏面配線を積む。

Intelはこの構成を、BPR方式より電源をトランジスタへ直接届ける方式⁵と位置づける。Intel 4のFinFETで作ったEコアでは、セル利用率90%超で、プラットフォームの電圧降下を30%以上改善し、動作周波数を6%上げた（VLSI 2023）。18Aでは、PowerViaが最悪時の動的な電圧降下を最大10分の1に下げ、配線後のブロック面積を最大11%縮めるとしており³、18Aは米国で量産に入っている。

TSMCのSuper Power Railは、ソース・ドレインへ直接着地する

TSMCはA16の論文で、Super Power Railを裏面直接コンタクト方式の電源供給⁶と呼ぶ。imecの分類では、裏面直接コンタクトは、裏面からのビアをソース・ドレインのエピ層の底か、その金属コンタクトに当てる¹方式だ。電源はBPRも貫通ビアも経ずにトランジスタへ届く。

TSMCは同じ論文で、この方式がN2Pのゲート密度と、設計手法NanoFlexによるDTCOの利点を保つとしている⁶。2024年4月の発表では、A16はN2Pに比べ、同じ電圧で8〜10%速く、同じ速度で電力が15〜20%少なく、データセンター向け製品でチップ密度が最大1.10倍になり、2026年に量産するとした⁷。前面の配線資源を信号に充てるので、信号配線が複雑で電源網の密なHPC製品に向くという。

SamsungのBSPDNは、裏面の電源レールとして発表されている

Samsungは2024年6月、2nm世代のSF2Zに、電源レールをウェーハの裏に置くBSPDNを組み込み、2027年に量産する⁸と発表した。SF2に比べてPPAを高め、IR dropを大きく下げるとしている。

imecの比較では、着地先がトランジスタに近いほど統合が難しくなる

3方式とも、前面のトランジスタと配線を作り終えてから、貼り合わせと薄化を経て裏面から導体を当てる。方式が分かれるのは、図2の3段目で、どこへ当てるかだ。imecは、TSVM、BPR、直接コンタクトの順に構成が小さくなり、統合が難しくなる¹とまとめている。

図2量産の難所はどこに集中するか

3方式とも、前面を作り終えてから貼り合わせと薄化を経て裏面から導体を当てる。方式が分かれるのは3段目の着地先だ。

Applied Materialsは、裏面のビアが前面のトランジスタ水準の構造へ着地するため、大きな代用マークを光で測る従来の重ね合わせ計測では、デバイスのずれを代表しきれない⁹と述べ、デバイス水準で測る次世代のeBeam計測が要るとしている。測定を担う装置の分担は検査・計測装置の役割分担にまとめた。

前面と裏面の位置合わせの基本は裏面位置合わせとオーバーレイ計測にまとめた。トランジスタを上下に積むCFETでは、裏面コンタクトと前面のM0電源レールの組み合わせ方が次の論点になる（CFETのM0レールと裏面コンタクト）。

関連ページ

• 前工程Buried Power Railの基礎と量産判定条件
• 前工程Backside alignment / overlay metrology の判定項目
• 前工程GAAのロードマップと次の構造候補
• 前工程フォークシートとCFETのロードマップ
• 前工程CFETのM0 railとbackside contact
• 前工程BEOLメタライゼーション：Cu・Wの限界とMo/Ruの位置づけ
• 装置・品質検査・計測・オーバーレイ装置の役割分担
• 後工程Hybrid Bondingの位置合わせ・検査を分類する
• 装置・品質歩留まりと欠陥管理
• 後工程後工程とパッケージング
• 工程フロー半導体製造フロー全体像
• 前工程裏面電源の接続方式とセルの高さ
• 前工程3社の裏面電源は着地先が違う
• 前工程BPRへの裏からのnTSV着地
• 企業研究企業研究：Intel
• 企業研究企業研究：TSMC
• 企業研究企業研究：Samsung Semiconductor

出典

9件を表示

1. 1
   imec：裏面接続方式のDTCO比較、VLSI 2023の成果（2023年8月）imec-int.com ↩abcdef
2. 2
   imec：裏面電源とBPR・nano-TSVの仕組み（2022年11月）imec-int.com ↩abcde
3. 3
   Intel 18AとPowerViaの技術説明（2026年10月閲覧）intel.com ↩ab
4. 4
   IEEE Spectrum：PowerViaの製造工程（2023年6月）spectrum.ieee.org ↩
5. 5
   Intel：PowerVia技術の論文、VLSI 2023（2023年6月）doi.org ↩
6. 6
   TSMC：A16とSuper Power Railの論文、VLSI 2026（2026年6月）doi.org ↩ab
7. 7
   TSMC：A16とSuper Power Railの発表（2024年4月）pr.tsmc.com ↩
8. 8
   Samsung：SF2ZへのBSPDN導入、SFF 2024（2024年6月）news.samsung.com ↩
9. 9
   Applied Materials：裏面電源が求めるeBeam計測（2025年7月）appliedmaterials.com ↩