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半導体の後工程、損失はダイ数の掛け算｜多ダイ品ほど組立前テストに費用

後工程とは、前工程を終えたウェーハからダイを切り出し、基板やほかのダイへつなぎ、封止して熱の逃げ道を作り、テストで良品を選んで製品にする工程を指す。ダイを1個だけ入れる標準パッケージなら、不良ダイを1個組んでも失うのはそのパッケージだけで済む。一方、複数のダイを1つのパッケージに組むチップレットでは、1個の不良がほかの良品ダイとパッケージをまとめて無駄にする。ダイの数が多いほど、組立の前に見逃した不良ダイ1個で失う量が大きくなる。

組立前に良品と判定したダイが本当に良品である確率を、ここではダイの良品率と呼ぶ。この記事の簡単なモデルで、比較のために良品率を0.95と0.99に置いて計算すると、4ダイを組むパッケージの成功率は0.790と0.932になる。1ダイあたり0.04の差が、4個分の掛け算で約0.14に開く。Intelも2020年の講演で同じ掛け算のモデルを示した。Intelのモデルは組立歩留まりを100%と置き、ウェーハテストを抜ける不良を0〜2%の範囲1で描いたもので、グラフから読むと、2%のとき4ダイ品の最終歩留まりは約92%、16ダイ品は約72%になる。良品率0.95は、この0〜2%の範囲より外にある。そのため、ダイの数が多い製品ほど、組立前のテストに費用をかける理由が強くなる。

後工程は、ダイシングからテストまでの工程でウェーハを製品に変える

Section titled “後工程は、ダイシングからテストまでの工程でウェーハを製品に変える”

日本半導体製造装置協会（SEAJ）の解説は2、前工程を終えたウェーハをダイシングし、マウンティング、ボンディング、モールド、バーンイン、製品検査へ進める流れを示している。

図1後工程の起点はどこか
先端実装：ウェーハレベル工程から ウェーハレベル工程 バンプ・RDL・薄化 ダイシング ダイアタッチ ワイヤ ボンディング モールド バーンイン 最終テスト ウェーハ リードフレーム上のダイ パッケージ 従来組立：ダイシングから
従来組立はダイシングから、先端実装はバンプやRDLを作るウェーハレベル工程から後工程に入る。

先端実装では、複数のダイを高密度の配線でつなぐ。TSMCの3DFabric3はCoWoS、InFO、SoICでダイどうしをつなぎ、Intel Foundry4はシリコンブリッジのEMIB、インターポーザやハイブリッド接合を使うFoverosを提供する。AmkorやASEは、バンプやRDL（再配線層）をダイシング前のウェーハで作る。こうしたウェーハのままの工程と、テストがその間に入る順序は、ダイシング前のウェーハでバンプやRDLを作る先端実装で掘り下げる。薄化と積層の工程順は3Dパッケージングの工程フローにまとめている。

パッケージの役割は、接続・放熱・保護・強度の4つ

Section titled “パッケージの役割は、接続・放熱・保護・強度の4つ”

新光電気工業は2026年2月の講演資料で5、半導体パッケージの働きを、強度を持たせること、湿度や異物から守ること、電気的な接続、熱を逃がすことの4つに分けている。

役割何をするか比べる項目代表例
電気的な接続チップの信号と電源を基板やほかのダイへつなぐ端子数、配線長、抵抗、容量、帯域ワイヤボンディング、フリップチップ、マイクロバンプ、ハイブリッド接合
放熱ダイの熱を外へ逃がす熱抵抗、リッド、TIM、基板材料AIアクセラレータ、車載SoC、HBMの近接実装
保護湿気、異物、汚染から守る封止樹脂、アンダーフィル、信頼性試験EMC・MUF、リッド、温度サイクル試験
強度衝撃や応力、反りに耐える形にする反り、基板の剛性、実装後の応力パッケージ基板、ガラスコア基板、リッド

標準パッケージでも先端パッケージでも、課題はこの4つの両立だ。先端パッケージでは、同じ4つを、ダイの数が多く発熱も大きい1つのパッケージの中で満たす必要がある。

標準パッケージは、端子の出し方で分かれる

Section titled “標準パッケージは、端子の出し方で分かれる”
パッケージ形強み注意点
SOIC / QFP側面にリードが出る実装しやすく、検査もしやすい端子数と小型化に限界がある
QFN底面に端子があり、側面への張り出しが小さい小型で寄生成分が小さく、熱パッドを置きやすい実装後の外観検査が難しい
BGA底面にはんだボールを格子状に並べる多ピン化と高密度実装に向くX線検査と基板設計の比重が大きい
WLCSPウェーハの状態で端子を作り、ほぼチップと同じ大きさ小型・薄型に強い基板側の応力や実装条件に敏感
FCBGAフリップチップのバンプで基板へ接合するBGA高性能ロジック、放熱、多ピンに向く基板、反り、熱設計の難度が上がる
SiP複数の部品を1パッケージにまとめる小型モジュール化、機能統合内部配線とテストの分割が難しくなる

Amkorのパッケージ一覧も6、リードフレーム、ラミネート基板、ウェーハレベル、SiP、2.5D/3D TSVの順に種類を並べている。

図2パッケージの外形と接続の違い
リードフレーム ラミネート基板 ウェーハレベル 2.5D・3D SOIC・QFP リード QFN 熱パッド BGA ワイヤ はんだボール FCBGA バンプ WLCSP ファンアウト HBM インターポーザ 右へ移るほど要求条件が増える
端子は側面のリードから底面のはんだボール、インターポーザへと移り、右ほどダイの数と配線密度が増える。

ASEは年次報告書で7、フリップチップやウェーハレベルパッケージはダイの面全体から入出力をとれるので、ダイの周辺からしか接続できない従来のパッケージより入出力の流れを大きく増やせると説明している。

先端実装は、1つのパッケージに複数のダイを並べて積む

Section titled “先端実装は、1つのパッケージに複数のダイを並べて積む”

先端実装では、複数のダイを短く高密度な配線で結ぶための構造が加わる。xPUとHBMを同じパッケージに入れる理由は先端パッケージングの解説にまとめている。

この記事では、先端実装に加わる構造を次のように整理する。

構造役割
パッケージ基板ダイとプリント基板の間をつなぐ
インターポーザ複数ダイの下に高密度の配線層を置き、xPUとHBMを短い距離で結ぶ
RDL再配線層でI/Oの位置を引き回す
ブリッジダイの境目だけを高密度の配線でつなぐ
HBMの積層メモリダイを縦に積む
ハイブリッド接合金属どうしと絶縁膜どうしを同時に接合する

新光電気工業の同じ資料は、チップレットで基板上のチップどうしをつなぐには、微細配線、パッケージング、実装の技術が欠かせないとし、基板の多層化による歩留まり低下への対策を課題に挙げている。複数のダイを組み合わせると、組み合わせた後の歩留まりが後工程の課題になる。

光電融合では、経済産業省の委託事業が、光エンジンと光RDLインターポーザを6µm以下でハイブリッド接合し、10Tbps/mm級の伝送と40%以上の低消費電力化を目標8に掲げている。

ダイの数が増えるほど、1個の不良で捨てる量が増える

Section titled “ダイの数が増えるほど、1個の不良で捨てる量が増える”

この記事のモデルでは、パッケージの成功率を「ダイの良品率をダイの数だけ掛けた値」に、組立の通過率0.98と最終テストの通過率0.99を掛けて求める。組立と最終テストの通過率も、比べるダイの良品率0.95、0.98、0.99も、計算のために置いた値だ。ダイの数と良品率を変えて比較すると、次の表になる。

ダイの数ダイの良品率0.950.980.99
10.9220.9510.960
20.8760.9320.951
40.7900.8950.932
80.6440.8250.895

ダイが1個なら、良品率0.95と0.99の差は製品で0.04ほどにとどまる。4個では0.14、8個では0.25に開く。Intelの技術開発担当副社長は2024年の講演で、2ダイ品では見逃した不良ダイ1個ごとに良品ダイ1個とパッケージを失い、4ダイ品では良品ダイ3個とパッケージを失う9と説明し、損失がダイの数とともに等比級数的に増えるとした。

ここでの良品率は、ウェーハ上で良品が取れる割合とは別の値で、テストを抜けて組立へ入ったダイの質を表す。Intelは2020年の講演で、良品ダイ（KGD）の目標を、ウェーハテストを抜ける不良の数を最小にすること1と説明している。

損失を減らす手は、組立前のテストを厚くすること

Section titled “損失を減らす手は、組立前のテストを厚くすること”

Intelの2024年の講演によれば、良品ダイとは、組立の前に、パッケージ後の最終テストと同じ内容を、高温や高電圧・高周波の負荷をかけて通したダイを指す。Intelは個片化したダイに最終テスト相当の試験と負荷試験をかける装置SDxを使い、後工程で見つかる不良の最大90%を組立前に捕まえるとしている9。同じ講演は、試験を上流へ寄せるほうが費用面で有利だと述べる。

それでも、ウェーハテストだけで良品ダイを確定するのは難しい。Intelの2020年の講演は、3D製品でもパッケージテストでかなりの数の不良が見つかること、ウェーハテストとパッケージテストでは熱や電気の環境が違い、デバイスの性能が変わることを挙げている。そのため、テストは最後に1回ではなく、工程の途中に何段も入る。Amkorは年次報告書で、中間のテストは不良チップを組み立てる製造コストをなくす10と説明している。

テスト段階対象Amkor・Intelの説明
ウェーハテスト個片にする前のウェーハウェーハの形のまま、パッケージ工程へ進める前に行う（Amkor）
個片ダイの試験切り出したダイ、積層したダイ最終テスト相当の内容と負荷で、組立前に不良を落とす（Intel）
パッケージテスト組み立てたパッケージパッケージに組んだ製品を試験する（Amkor）
バーンイン部品やシステム高温・高電圧・高周波で動かし、初期故障をふるい落とす（Amkor）
システムレベルテスト組み合わせた製品ほかのテストで落とせない不良を見つける（Amkor）

各段の試験対象と落ちた原因の切り分けはテストと選別、不良の原因を前工程へ戻す流れは歩留まりと欠陥管理で扱っている。

OSATは組立とテストを受託し、その範囲は工程の前後に広い

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OSATはOutsourced Semiconductor Assembly and Testの略だ。日本OSAT連合会（J-OSAT）は11、半導体メーカーやファブレスから後工程のパッケージングとテストを受託する企業や事業者と定義している。Amkorは2025年の年次報告書で、ウェーハバンプ、ウェーハプローブ、裏面研削、パッケージ設計、組立、バーンイン、システムレベルテスト、最終テスト、出荷代行までを受託サービスとして挙げ、顧客はその1つ以上を使う。OSATの受託範囲と売上構成は、OSATの受託範囲を年次報告書で比べた記事で詳しく見る。

関連ページ

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出典

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