SLTだけが拾う不良、原因は3種類｜最終テスト合格品でも実機動作で不良

ATEの最終テストに合格した製品がSLTで落ちる原因は、2つの試験が測る対象の違いにある。最終テストは、自動試験装置（ATE）でデータシートの条件を当てはめて性能を確かめる工程を指す。SLT（システムレベルテスト）とは、実機に近いボードに載せてOSを起動し、ソフトウェアを動かして負荷をかける試験だ。

シュトゥットガルト大学、デューク大学、Advantestなどの研究者は2020年の論文で、スキャンテストを抜けてSLTだけが拾う不良の原因を、既存の研究をもとに3種類に整理した¹。故障モデルにない低電圧時の遅延や電源の不安定、テストパターン生成の穴、システム内のやり取りでしか出ない不良だ。同論文によれば、3つ目はスキャンなど従来のテスト手法では定義上狙えない。そのため、高性能な携帯電話向けSoCなど一部の量産品は全数にSLTをかけ続けている。一方で、歩留まりが上がった後はサンプルの抜き取りで済む用途もある。

後工程のテストを5段に分けると、段ごとに外す不良が違う

ここでは後工程のテストを、ウェーハプローブ、部分実装後テスト、最終テスト、バーンイン、SLTの5段に分けて扱う。この分け方は、Amkorのテストサービス²がウェーハ段のテスト、パッケージテスト、バーンイン、システムレベルテストを別々の工程として受託していることと、Amkorの2015年の白書³が示す部分実装品の試験をもとにした本サイトの整理だ。各段の役割は次のとおりだ。

ウェーハプローブ：プローブカード（ウェーハ上の電極へ一括で接触する治具）をダイに当て、不良ダイを組立の前に外す。積層の前に投入してよい良品ダイ（KGD）もここで選ぶ。
部分実装後テスト：ダイをインターポーザ（複数のダイをつなぐ中間の配線基板）などへ一部だけ載せた段階で、接続と機能を測る。
最終テスト：完成したパッケージをATEで測り、仕様を外れた品を出荷ロットから外す。
バーンイン：温度や電圧の負荷をかけ、弱い初期不良を出荷前に表に出す。Texas Instrumentsの認定試験のページは⁴、温度、湿度、電圧、電流を代表的な加速ストレスに挙げる。
SLT：ソフトウェアとハードウェアを載せて実動作に近い条件で起動と負荷を走らせ、ATEでは再現しにくい不具合を拾う。

図1工程順と各段の判定対象

5段のテストは、それぞれ別の不良を外す。パッケージ完成前の2段で止めた分だけ、完成後の3段が抱える損失は減る。

前の段で外すほど、失う部材は少ない。複数のダイを1つのパッケージに組む製品では、不良ダイを1個組むだけで、ほかの良品ダイと基板もまとめて失う。この損失はダイの数とともに掛け算で増える。先端パッケージでは、テストがダイシングの前後へ入り込み、チップレットではダイを足すたびに部分実装品を測る流れもある。

図2除外が遅れるほど広がる損失

同じ不良ダイでも、ウェーハプローブで外せば失うのはダイ1個で、SLTで見つかると周辺の部材と組立時間まで失う。

最終テストは仕様の数値を測り、SLTは製品として動くかを見る

最終テストの基準は、データシートの数値だ。Amkorの技術者は先端パッケージのテストフローをまとめた2015年の白書で、最終テストではデータシートの最低仕様を下限として性能を測る³と説明する。

SLTの基準は、実機で動くかどうかだ。同じ白書によれば、SLTは参照設計に近い環境で起動シーケンスをすべて実行するため、1個の試験に90〜300秒かかる。CPUやGPUならPC、アプリケーションプロセッサなら携帯電話のボードが、試験装置の役を務める。TeradyneのTitanも⁵、SLTをウェーハテストとパッケージテストに続く3番目のテスト工程とし、ソフトウェアとハードウェアを一緒に動かして、ほかの方法では確かめにくいIPブロック（チップ内の機能ブロック）間の接続を検証すると説明する。

図3最終テストとSLTの分担

最終テストはデータシート条件で出荷の可否を決め、SLTは実機に近い動作でしか出ない起動・電源・発熱・IP間接続の不安定を拾う。ATEに合格した品がSLTで落ちるのはこのためだ。

SLTだけが拾う不良は3種類ある

前出の2020年の論文は¹、スキャンテストを通ってSLTで落ちる不良を、既存の研究をもとに3つに分けている。

1つ目は、ATEで使うスキャンテストの故障モデルにない不良だ。特定の電圧や温度でしか出ない「ソフト」な遅延不良と、複雑な電源管理と組み合わさった電源の不安定は、スキャンの遅延テストでは捕まえにくい。論文によれば、とくに携帯電話のように電圧と周波数を細かく下げて電池を持たせる製品では、低電圧で製造ばらつきの影響が大きくなり、ときどきタイミングエラーを起こす個体が出る。そのため、低電圧で動かす製品ほどSLTへの依存が強まっていると論文は述べる。

2つ目は、テストパターン生成の穴だ。多数のクロック領域をまたぐ信号線、非同期やアナログのインターフェース、クロック分配網の不良は、自動生成ツールが「テスト不能」と判定しがちだ。試験時間とテスタのメモリを節約するために、少数の故障しか検出しないパターンを外すこともある。

3つ目は、システム内のやり取りでしか出ない不良だ。ソフトウェアが制御するクロック領域と電源領域の切り替え、マルチコアでの資源の取り合い、高速なメモリアクセス中の不具合は、ATEの上では再現しきれない。温度も効く。同論文は、2つの回路ブロックの温度差がある値を超えたときにだけ配線の欠陥が出た例を紹介している。

SLTで落ちた不良は、ゲートまでたどれない

SLTの不良は解析が難しい。スキャンテストなら、どの入力パターンでどの応答が出たかが分かる。SLTでは、論文によれば、論理回路の誤動作が起きてから機能の異常として見えるまでに数千から数百万クロックかかることがあり、故障したゲートまでたどるのはほぼ不可能だ。次の表は、SLTで落ちた症状を疑う段ごとに振り分けた本サイトの整理で、論文の分類ではない。

SLTで見えた症状	疑う段	点検する対象
同じウェーハの位置に偏って落ちる	ウェーハプローブ	リソグラフィ、エッチング、CMP、配線、良品ダイの選別条件
積層品だけが落ち、断線・短絡や接続抵抗が出る	部分実装後テスト	インターポーザ、RDL、接合、アンダーフィル、組立順序
温度コーナーやソケットで結果が変わる	最終テスト	パッケージ、放熱経路、コンタクト、試験条件
長時間の負荷の後にドリフトする	バーンイン	スクリーニング条件、材料、設計余裕、認定試験の基準
起動、電源レール、IP間の接続で崩れる	SLT	電源供給、ファームウェア、IP間の接続、ボードの条件

表の1行目にあるウェーハ上の欠陥は、歩留まりと欠陥管理で扱う欠陥と歩留まりの分類に対応する。

SLTを減らす工夫はあり、歩留まりが上がればサンプルで済む用途もある

SLTは時間がかかる。そのため、前の段の結果からSLTが要る個体だけを選ぶ方法が研究されている。前出の論文が紹介する例では、前の段で測ったタイミングのばらつきで個体を区分し、見逃しが目標の不良率を下回ると予測した区分ではSLTを省く。スキャンテスト側の改良もある。標準セルの内部の欠陥を狙うセル考慮テスト（CAT）は、一部の製品でSLTの不良を減らした。論文によれば、用途によっては、SLTが欠かせないのは良品率の低い量産立ち上げの時期だけで、工程が成熟して歩留まりが上がると、品質保証のためにサンプルだけにSLTをかける。

それでも、3つ目の不良、つまりシステム内のやり取りでしか出ない不良は、同論文の整理ではスキャンなど従来のテスト手法で定義上狙えない。高性能な携帯電話向けSoCなどでは、製品の寿命を通じて全数にSLTをかけ続けている。IntelのフェローPooya Tadayon氏は2020年の講演で、ウェーハ段でWindowsを起動した例⁶を示し、ウェーハ段のSLTは可能だが非常に複雑だと述べた。実装の側では、AmkorがバーンインとSLTの対応範囲を、より高い電力に合わせて広げたとしている²。Advantestの2025年度第4四半期には、SLT装置とテストハンドラの売上が前四半期から増えた。

出典

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