チップレットのテストはダイ追加ごと｜Amkorは部分実装品をその都度測定

チップレットやHBMでは、テストを組立の最後にまとめず、部品を足した後に何度も入れる。Amkorの技術者が2015年の白書で示した先端パッケージのテストフローでは、良品ダイとインターポーザを組んだ後と、ダイを1個追加するたびに、部分実装品を測る¹。部分実装品とは、パッケージに部品の一部だけを組んだ状態の製品を指す。TeradyneのHBM試験機は、ベースダイのウェーハテストに加え、積層品を個片化の前と後で測る²工程に対応する。どちらの流れでも、試験は部品を組んだ直後に入る。

一方で、途中の試験を増やすほど試験費用は増える。デルフト工科大学とimecの研究者は2012年、ダイをウェーハに積む（D2W）3D積層ICの費用モデルのシミュレーションで、積層前と積層途中の試験を入れた流れは試験費用の比率が高くなるが、全体の費用を大きく下げる³ことを示した。この比較は、ダイの歩留まりと積層数を変えて行っている。Amkorの白書も、歩留まりがきわめて高い部品を足すときは、経済的な理由で部分実装品の試験を省く¹場合があると書く。途中の試験は、全数に必ずかける工程ではない。

テストは、部品を組んだ直後に入る

Amkorの白書が描く流れでは、ダイは厚いウェーハのまま、インターポーザは薄化してガラスの支持基板に貼った後に試験する。インターポーザの試験は任意だ。白書によれば、TSVを冗長に設ければ歩留まりが上がり、試験が要らないこともある。顧客が必要と判断した場合にだけ、要所にデイジーチェーンの試験構造を入れ、その導通を見る。良品ダイと、良品とみなしたインターポーザを組み立てると、部分実装品を試験に回す。試験の中身は、接続を確かめる断線・短絡の試験か、性能のばらつきを見る機能試験だ。ダイを1個足すたびに、この部分実装品の試験を繰り返す。ウェーハ上にダイを載せる方式ではプローバで、基板上に載せる方式では最終テスト用のハンドラで扱い、基板上の方式では顧客の求めで部分実装品をSLTにかけることもある。

HBMでは、積層品そのものが試験の単位になる。TeradyneのMagnum 7Hは、HBMの製造工程のうち、ベースダイのウェーハテスト、ベースウェーハ上にダイを積んだ状態での試験、個片化した積層品の試験に対応する。FormFactorは、DRAMのウェーハ段の速度試験に使うHFTAP K32について、2.5D・3Dの先端パッケージの普及が良品ダイ（KGD）の需要を押し上げている⁴と説明し、HBMの積層に使うダイと微細なインターポーザも検証の対象に挙げる。

左はAmkorの先端パッケージのテストフローで、ウェーハテスト、組立、部分実装テスト、ダイの追加、追加ごとの部分実装テスト、最終テスト、SLTの順。右はTeradyneのHBMテスト工程で、ベースダイのウェーハテスト、ベースウェーハ上への積層、個片化前の積層テスト、個片化、個片化後の積層テストの順。 — 2.5D・3DのパッケージでもHBMでも、テストは部品を組んだ直後に入り、完成品の最終テストの前に何度も繰り返される。

Intelも分割設計で、個片ダイと積層ダイの試験を組立の前に入れている。組み上がった後には、最終テストとSLTが別のものを測る。

前倒しの価値は、捨てずに済む部材の量で決まる

前倒しで守るのは、ほかの良品の部材だ。Advantestは、ダイ単位のプローバHA1200の説明で、ダイを積むと良品と不良品が混ざる危険が増え、多くの良品ダイ、基板、インターポーザを捨てることになる⁵と書く。HA1200は試験機とつないで、個片化したダイや部分実装したダイを、最終テストに近い試験範囲で測る。

Amkorの白書は、パッケージ全体の歩留まりを、基板、インターポーザ、各ダイの歩留まりの積で表し、ダイを足すたびに部分実装品を試験する理由をここに置く。ダイの数とともに損失が掛け算で増えるためだ。同じ白書は、歩留まりがきわめて高い部品を足すときは、経済的な理由で途中の試験を省く場合もあると書いている。

1つ目の壁は、微細なバンプへの接触

前倒しした試験では、プローブ針を細かいバンプに当てなければならない。Amkorの白書によれば、信号品質を保つために大きな試験用パッドをやめてマイクロバンプにつながる小さなパッドを使うと、プローブカードが接触するピンは2万本ほどになる。針1本あたり5 gの力でも、プローブカードの中心には100 kgを超える力がかかり、たわみと平坦度の低下を招く。

バンプが細かくなるほど、接触はさらに難しい。Intelの技術開発担当副社長Joe Parks氏は2024年の講演で、ピッチの異なるバンプの試験方法を比べた⁶。専用の試験パッドを設ける方法では、面積の10〜20%を試験に割き、試験中に送れる電力も減る。Intelはマイクロバンプを束ねて針を当てる方法を36〜25 µmのピッチ向けに示し、10 µmを下回るハイブリッド接合では新しい方法が要るとした。ハイブリッド接合ではプローブ針の跡そのものが致命的な欠陥になる点も、ウェーハレベル後工程の記事で扱っている。

2つ目の壁は、試験中の電力と熱

最終テスト相当の試験を組立前にかけると、むき出しのダイが大きな電力を使い、発熱する。Amkorの白書は、動作電流が数十アンペアに達することがあり、熱暴走を防ぐためにダイを氷点下で試験する場合があると書く。結露と氷を防ぐ専用のガスケットも要る。

ウェーハ上の試験では、温度を保つこと自体が難しい。IntelのフェローPooya Tadayon氏は2020年の講演で、ウェーハ試験では接合部温度が試験中に保たれない⁷のに対し、パッケージ試験では温度を能動的に制御して保つと比べた。Intelが2024年に示した個片ダイ試験装置SDxは、低温から高温まで125°Cの振れを1〜2秒で切り替え、組み合わせる試験機HDMTは最大4.3 kWの電力を被試験品に送れる。AdvantestのHA1200も、パッケージ試験で使ってきた能動温度制御を、ダイ段の高発熱の試験へ持ち込んでいる。

3つ目の壁は、ダイ単体の性能が組立後と一致しないこと

チップレットでは、不良の有無だけでなく性能の等級も組立前に当てる必要がある。Tadayon氏は2020年の講演で、高性能の等級のダイ3個に中位の等級のダイを1個組むと、製品は中位の等級でしか出荷できない例を示し、パッケージとシステムの環境での性能を正確に予測したダイを求めた。

ところが、ウェーハ試験とパッケージ試験では環境が違う。同じ講演は、熱の逃げ方、長く誘導性の高いプローブ針とパッケージの短い接続の差による電源の質、真空チャックで平らに保たれた厚いシリコンと反りの応力を受ける薄いシリコンの差を挙げ、どれもデバイスの性能を変えると指摘した。良品ダイを作る努力を尽くしても、パッケージ試験でかなりの数の不良が見つかるとも述べている。

途中の試験には、それ自体の危険もある。Amkorの白書によれば、ダイがむき出しの部分実装品を最終テストやSLTで測ると、ダイの欠けや割れ、パッケージの割れが起きうる。むき出しのパッドがチャックと短絡しないよう、絶縁も要る。

出典

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