WLPの後工程、ダイシング前にバンプとRDLTSMCはSoICを前工程の3D積層に分類
TSMC、Amkor、ASEの先端実装では、バンプやRDL（再配線層）を、ダイシングより前のウェーハの上で作る。従来の後工程はダイシングから始まるので、後工程に入る位置がその分だけ前へずれる。TSMCは3DFabricのうち、チップ単位で積むSoICを前工程の3D積層とし、CoWoSの内容を広げる積層を後工程の3D積層とする。2023年に開いた先進後工程工場6について、TSMCは3DFabricの製造能力を12インチウェーハ換算で年100万枚超と見積もっている1。
ウェーハレベル工程とは、ダイシングの前に、ウェーハの形のまま進める加工を指す。従来組立との違いは、この工程の有無と、テストの入る位置にある。従来の流れでは、ウェーハテストの後にダイを切り出し、組み立ててから製品をテストする。TSMC、Amkor、ASE、DISCO、Intelが公開している例では、バンプやRDLをウェーハのまま作り、薄化と切断の順番を入れ替え、積層の前後にもテストを挟む。
従来の後工程は、ダイシングから始まる
Section titled “従来の後工程は、ダイシングから始まる”日本半導体製造装置協会（SEAJ）の解説は2、後工程を、前工程を終えたウェーハのダイシングから、マウンティング、ボンディング、モールド、バーンイン、製品検査へ進む流れとして示す。IntelのフェローPooya Tadayon氏は2020年の講演で、2D・2.5D製品の典型的な流れを、ウェーハテスト、組立、区分テスト、システムレベルテストの4段3で描いた。この2D・2.5Dの流れでは、ウェーハの形で扱うのはウェーハテストまでで、その後は組立になる。
後工程全体の流れとパッケージの種類は、半導体後工程の入口ページにまとめている。
TSMCは、SoICを前工程、CoWoSを後工程の3D積層とする
Section titled “TSMCは、SoICを前工程、CoWoSを後工程の3D積層とする”TSMCは3DFabricの説明で4、SoICをチップ単位で積む前工程の3D積層とする。後工程の3D積層は、CoWoSの大きさを広げ、技術の中身を増やすものと説明されている。CoWoSは、インターポーザの上にダイを後から載せるchip-last方式だ。InFOは、高密度で細かいピッチのRDLでダイどうしをつなぐ。
TSMCは2023年6月、竹南に先進後工程工場6を開いた1。同社初の、組立とテストを一貫して自動化した工場で、SoICの量産に備え、InFO、CoWoS、先端テストも扱う。TSMCは、この工場の3DFabricの製造能力を12インチウェーハ換算で年100万枚超、テストサービスを年1,000万時間超と見積もる。ダイ単位でデータを集めて品質を監視する仕組みも入れている。前工程の3D積層とされるSoICも、後工程工場と名づけたこの工場で量産に備えている。2つの資料を合わせると、TSMCの前工程・後工程という呼び分けは、工場の区分ではなく積層の方式に付いていると推測できる。
OSATも、バンプとRDLをウェーハのまま作る
Section titled “OSATも、バンプとRDLをウェーハのまま作る”ウェーハ上の加工を担うのはTSMCだけではない。Amkorは200 mmと300 mmのウェーハにめっきでバンプを作り5、銅ピラーのバンプ、再パッシベーション、単層・多層のRDLを、フリップチップとWLCSP向けに受託している。中国、韓国、ポルトガル、台湾のバンプ工程は、ウェーハプローブ、組立、最終テストと同じ拠点に置き、一貫で受ける。
ASEも年次報告書で、フリップチップBGAではワイヤボンディングの代わりにウェーハバンプでダイを基板へつなぎ、ウェーハレベルパッケージでは電気的な接続をウェーハの上に直接めっきか印刷で作る6と説明する。AmkorとASEの仕事も、ダイシングの前のウェーハから始まっている。OSATの受託範囲全体は、OSATの受託範囲と売上構成で扱う。
薄化と切断も、順番が入れ替わる
Section titled “薄化と切断も、順番が入れ替わる”ダイを薄くする工程でも、ダイシングとの順番が変わる。DISCOの先ダイシング（DBG）では7、まず専用のダイシングソーでウェーハを途中まで切り、次に裏面を研削して、その切り込みより薄くなった時点でダイが分かれる。薄くしたウェーハを運ばないので、ウェーハ単位の割れが大きく減り、研削の途中でダイが分かれるので、薄いウェーハを切るときの裏面の欠けも小さく抑えられる。DISCOは、この方式を、300 mmウェーハから高品質の極薄ダイを作るのに向く工程としている。
薄化の前に支持基板へ貼る工程とはがす工程は、一時接着・剥離とウェーハ薄化にまとめている。
テストも、積層の前後に入る
Section titled “テストも、積層の前後に入る”先端実装では、テストがウェーハの加工の間に入り込む。Intelの技術開発担当副社長は2024年の講演で、分割設計の流れを、ダイ準備、個片ダイ試験（低温と高温）、3D積層、積層したダイの試験、組立、バーンイン、最終テスト、システムレベルテストの順で示した。同社は個片化したダイに最終テスト相当の試験をかける装置で、良品ダイだけをウェーハレベルの組立へ進めるとしている8。
ハイブリッド接合では、テストと加工の順番そのものが問題になる。Intelは2020年の講演で、銅パッドの品質をナノメートル単位で管理するハイブリッド接合では、プローブ針の跡が致命的な欠陥になる3と指摘した。そのため、テストの後にウェーハをさらに加工して最終層を付けるか、パッドの欠陥を取り除く流れが必要になる。提案されている接合の流れの一部は、テストの結果を加工へ戻せず、良品ダイを作るのが非常に難しいとも述べている。ハイブリッド接合の工程と検査は、ハイブリッド接合の基礎で扱っている。
ダイシングの前後で、担い手と工程が分かれる
Section titled “ダイシングの前後で、担い手と工程が分かれる”SEAJの解説はダイシングを後工程の起点に置き、TSMCは前工程の3D積層とするSoICも先進後工程工場6で扱う。ここまでの例を、ウェーハの形で進む工程と、個片にしてから進む工程に分けると次の表になる。
| 区分 | 工程 | 例 |
|---|---|---|
| ウェーハの形で進む工程 | バンプ、RDL、ウェーハレベルパッケージの接続、先ダイシングの切り込みと研削、ウェーハテスト | Amkor（バンプ、RDL）、ASE（ウェーハバンプ、ウェーハレベルパッケージ）、DISCO（先ダイシング） |
| 個片にしてから進む工程 | 個片ダイ試験、3D積層、積層ダイ試験、組立、バーンイン、最終テスト、システムレベルテスト | Intel（2024年の講演で示した分割設計の流れ） |
AmkorとASEのバンプやRDLは、ダイシングの前のウェーハで作り終える。Intelの分割設計の流れでは、ダイを個片にしてから組立までの間に試験が2回入る。
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- 1TSMC：先進後工程工場6の開所と能力（2023年6月）pr.tsmc.com ab
- 2日本半導体製造装置協会：後工程の流れseaj.or.jp ↩
- 3Intel：テストの将来とハイブリッド接合のプローブ痕（2020年SWTest講演）swtest.org ab
- 4TSMC：3DFabricの前工程SoICと後工程CoWoS・InFOtsmc.com ↩
- 5Amkor：ウェーハバンプとRDLの受託amkor.com ↩
- 6
- 7DISCO：先ダイシング（DBG）の工程disco.co.jp ↩
- 8Intel：分割設計の流れと個片ダイ試験（2024年SWTest講演）swtest.org ↩