imecのBPR方式で残る難所は裏からのnTSV着地｜重ね合わせは10 nmより良く、スリット状nTSVで前面から合わせる案も試作した

imecのBuried Power Rail（BPR）方式で残る難所は、レールを埋める金属よりも、裏から掘るnTSVをレールへ当てる工程にある。nTSVとは、薄く削ったシリコンを裏から貫き、裏面の電源配線とBPRをつなぐ細いビアを指す。WとRuのレールは1000°C、Moのレールは800°Cの熱処理に耐えることが試作で示された。一方、裏面の露光は貼り合わせで動いた座標で幅約30 nmのレールを狙い、imecは重ね合わせを10 nmより良くする必要があるとする¹。

imecは2022年に、BPRに対して10 nmより良い合わせ精度²でnTSVを作った。2024年には、nTSVを前面の露光でBPRの上に自己整合させた長いスリットとして作り、裏面露光の重ね合わせの要求を緩める³試作も示した。imecは、ビアの底を丸くするかスリットにするかを、重ね合わせの許容と面積の消費の取り引き⁴と位置づけている。

WとRuのレールは1000°C、Moのレールは800°Cに耐えた

BPRはトランジスタより先に作るので、ソース・ドレインの活性化アニールなど、後に続く高温工程をすべて通る。imecのEric Beyne氏は、このためCuは使えず、W、Mo、Ruのような金属になる⁵と述べている。レールの工程は、STIの後に溝を掘り、酸化膜の内張りと金属で埋め、金属をへこませて絶縁膜でふたをする¹流れだ。

金属	試作の寸法と抵抗	耐えた熱処理
W	幅約32 nm、高さ約122 nm、約120 Ω/µm	1000°C、1.5秒の活性化アニール⁶
Ru	幅18 nm、アスペクト比7、60 Ω/µm	1000°C、1.5秒の活性化アニール⁷
Mo	バリアなしのALDで成膜	800°Cのアニール⁸

表の寸法は試作ごとに異なり、行どうしで抵抗を比べる値ではない。Wのレールは、へこませた後にボイドフリーの絶縁膜のふたで完全に包み、下流のFEOL工程での汚染を防ぐ⁶構造にした。浮いたWのレールのすぐ隣に作ったCMOSの直流特性は、レールのないCMOSと系統的な差がなかった。imecは、Wを3 nm世代の第一候補とし、レールが細くなる2 nm・1 nm世代に向けてMoをW・Ruと抵抗とエレクトロマイグレーションで比べた⁹。Semiconductor Engineeringによると、imecの比較ではCVDで成膜したRuがWより40%低い抵抗⁵を示した。熱の制約の考え方はアニールとサーマルバジェット、Moの量産の位置はMo配線の見通しにまとめた。

薄化は、nTSVを浅くする工程で、厚さのばらつきは穴の深さのばらつきになる

裏からBPRに届くnTSVを細く作るには、穴を浅くする必要がある。imecの方式では、シリコンを500 nm未満まで削り、厚さを非常によくそろえる²。ウェーハ全面で同じ深さの穴を掘ってレールに届かせるので、残ったシリコンの厚さのばらつきは、そのまま穴の深さのばらつきになる。

imecの2020年の薄化では、厚さのばらつき（TTV）が70 nm未満で、上端の寸法が180×250 nmのnTSVを掘った¹⁰。SiGe層で止める2022年のBPR方式では、選択比の高い薬液を使ってTTVを40 nm未満にした¹。2024年の試作では、薄化を厚さ10 nmのSi0.75Ge0.25のエッチストップ層³で止めている。BPRの下に残すシリコンを約210 nmから110 nmへ減らしても、N/PMOSの性能は同等だった¹¹。

シリコンを削るほど熱の逃げ場は減る。imecは2026年に、自己整合したnTSVとBPRの組み合わせでシリコンを約250 nm残す方式と、シリコンを全て除く貫通誘電体ビアの方式を比べ、残したシリコンが電力あたりの温度上昇を100 K/mWから50 K/mWへ半分にした¹²と報告した。薄化の深さは、nTSVの細さと放熱の兼ね合いで決まる。仮貼りで薄くする後工程の方法は一時接着・剥離と薄化にあり、BPR方式は永久接合した後にナノメートル単位で止める点が違う。

nTSVの合わせは10 nmより良い精度が要り、貼り合わせのゆがみは端で150 nm出る

imecの試作でBPRは幅約30 nm、ピッチ約100 nmだ¹。imecは、nTSVが標準セルの寸法の部品なので重ね合わせは10 nmより良くする必要があるとし、nTSVを200 nmピッチで標準セルの面積を使わずに¹並べた。Beyne氏によると、標準セルのピッチは105 nmで、1本おきのBPRにnTSVをつなぐと接続は210 nmごとになり、標準セルとは切り離して配置できる⁵。

狙う座標は、貼り合わせの段階で動く。Beyne氏は、1 ppmの伸びは1°C未満の温度変化に当たるが、ウェーハの端で150 nmのずれになる⁵と説明する。通常の露光の位置合わせだけでは、このゆがみの補正が不十分だ¹。Semiconductor Engineeringによると、imecは高度な露光補正でx・y方向に100 nmあった重ね合わせのずれを10 nmへ減らした⁵。ずれの出どころと補正先は表裏の重ね合わせ誤差の内訳、着地先ごとの要求値は表裏合わせの要求で扱った。

着地はBPRの先端で、TEL・ASMLは裏面電源のnTSVに5 nmの重ね合わせを求める

imecの工程解説では、nTSVはシリコンを貫いてBPRの先端に着地する¹。Semiconductor Engineeringが伝える工程では、穴をBosch法で掘ってBPRの周りの酸化膜とSTIで止め、穴の内側に酸化膜を付けた後、BPRをスパッタで削って接触を取り、TiNとWで埋める⁵。

ずれの許容について、TELとASMLは2026年のECTCで、裏面電源一般の構造としてずれが5 nmを超えるとnTSVが下の素子との導通を失うおそれがあり、製品上の重ね合わせは5 nmが要るとした¹³。imecの2022年の試作では、深さ約323 nmのnTSVが合わせを厳しく管理したうえでBPRに着地し、BPRの抵抗は変わらず、Wの埋め込みを改善すると26〜29%下がった¹⁴。nTSVとBPRの接触抵抗は、W、Co、Ruで比べながら工程を最適化して下げた²。

素子の近くへnTSVを寄せる配置も試されている。imecは、nTSVをフィンのすぐ横やわずかに下まで寄せても、素子は同様にふるまった¹¹と報告している。

スリット状nTSVは、合わせの一部を前面の露光へ移す

imecは2024年のVLSIとIEEE TEDで、nTSVを前面の露光でBPRの上に自己整合させた長いスリットとして作った³。裏面には、スリットと直交する向きに金属のレールを引く。スリットの長さは調整できるので、貼り合わせのゆがみで厳しくなる裏面露光の重ね合わせの要求が緩む。裏面の配線がスリットを横切るように合わせる工程は残る。同じ試作でバリアなしでMoを埋めたnTSVは低い抵抗を示し、imecはTiN/Wで埋めたものより微細化の余地があるとした。

左は裏から掘る丸いnTSVで、裏面露光が幅約30 nmのBPRを直接狙い、ずれるとnTSVがレールから外れる。右は前面の露光でBPRの上に自己整合させた長いスリット状nTSVで、直交する裏面配線がずれてもスリットの上に残る。 — スリット状nTSVは、裏面露光が狙う相手を細いレールから長いスリットに変え、ずれの許容を広げる。

2025年のIITCでは、この自己整合スリットの構成に、BPRをへこませて絶縁膜で埋め直した後に作る貫通誘電体ビア（TDV）を加え、裏面配線からnTSV、BPR、TDVを経て前面配線まで電気的に結んだ¹⁵。小さい寸法のTDVでは、TiN/WよりMoが適していた。

丸い底のビアも並行して進んでいる。imecは2025年のVLSIで、底の直径20 nmの丸いビアと幅55 nmの裏面配線の間に15 nmの重ね合わせの余裕を取り、露光ごとの高次補正で合わせる⁴試験構造を示した。

imecの試作は、裏の補正を詰める道とスリットで要求を緩める道を並べている

丸いnTSVを裏から当てる構成では、imecは2022年に10 nmより良い合わせを示し、TEL・ASMLは裏面電源一般に5 nmの要求を挙げる。スリット状nTSVを前面で自己整合させる構成では、裏面露光の要求は緩むが、スリットの分だけ面積を使う。BPRを使わずに別の経路で裏とつなぐIntelやTSMCの方式との違いは裏面電源の3方式にまとめた。

imecのBPR方式の難所は、レールの金属よりも、このnTSVの合わせにある。裏面の重ね合わせを素子の近くで測る装置の候補は裏面オーバーレイの計測原理にある。

出典

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