裏面電源の表裏合わせの要求は着地先で決まる｜BPRへのnTSVは10 nm未満、ゲートへの直結は3 nm程度

裏面電源（BSPD）で要る表裏の重ね合わせは、裏から伸ばした導体をどこへ当てるかで決まる。埋め込み電源レール（BPR）へ貫通ビア（nTSV）を当てるなら、imecは標準セルの寸法の部品なので10 nmより良くする必要があるとする¹。ソース・ドレインへ直接当てる方式は、SemiAnalysisの見積もりで5 nm未満²、ゲートへ裏から直接つなぐなら、imecのEric Beyneによれば3 nm程度³が要る。着地先が小さく素子に近いほど、要求は厳しくなる。

表裏の重ね合わせとは、裏から露光したビアや配線と、表側で作った着地点との位置のずれを指す。しかし貼り合わせた直後のウェーハには60〜80 nmのゆがみがある⁴。5 nm未満の報告値は、露光する区画ごとの高次補正を使ったimecの研究（4 nm未満⁵）や、ウェーハ1枚ごとに露光し直した2026年の研究（2.8 nm⁶）から出ている。着地先を選ぶことは、どこまで補正と再露光のコストを受け入れるかを選ぶことでもある。

要求は、裏から当てる先が小さく素子に近いほど厳しくなる

裏面電源の方式は、裏面の導体が当たる先で分かれる（裏面電源の3方式）。当たる先が大きければ、ずれても接触面積が残る。当たる先がナノシートやゲートの寸法まで小さくなると、数nmのずれで接触が減り、隣の構造との短絡が起きる。

裏面の導体が当たる先	要る重ね合わせ	出典の種類
初期の裏面電源方式のTSV	補正後20 nm	Beyneの発言
BPR（imecのnTSV）	10 nm未満	imec
前面で先に埋めたnano-TSVの端（Intel PowerVia）	10 nm超、配線ピッチ150 nm超	SemiAnalysisの見積もり
ソース・ドレインの底（TSMC A16の方式）	5 nm未満、配線ピッチ約50 nm	SemiAnalysisの見積もり
ゲート	3 nm程度	Beyneの発言
CMOS 2.0の裏面ビア（imecの試験構造）	幅55 nmの配線と直径20 nmのビア底の間に15 nmの余裕	imecのVLSI 2025

Beyneは、初期の裏面電源方式と初期のTSVなら、補正後20 nmの重ね合わせで足りる³と述べる。BPRは幅約30 nm、ピッチ約100 nmの金属線で、nTSVは薄いSiを通して位置合わせする露光で開ける。imecは2022年に、このnTSVとBPRの重ね合わせを10 nm未満まで下げた¹。

SemiAnalysisは、BPRやPowerViaの最初の裏面層は重ね合わせ10 nm超、ピッチ150 nm超で安いDUV露光機で足りる一方、直接コンタクトは5 nm未満とピッチ約50 nmが要り、EUVか多重パターニングになる²と見積もる。同社の評価では、貼り合わせ後の重ね合わせの実力はBPR方式には十分で、裏面コンタクトには仕様の際どいところにある。

CMOS 2.0では、機能ごとの層を貼り合わせ、各層の表と裏をつなぐ。imecは2025年のVLSIで、直径20 nm、ピッチ120 nmの裏面ビアと幅55 nmの裏面配線の間に15 nmの重ね合わせの余裕を持つ試験構造⁷を示した。imecは、この仕様は裏面配線の露光ごとに高次の補正をかけ、貼り合わせと薄化で生じた格子のゆがみを打ち消せば達成できると述べる。

BSPDでは基板のゆがみが、CMOS 2.0では接合の合わせ精度も要求に加わる

裏面電源では、表側を作り終えたウェーハを、回路のない支持ウェーハへ貼り合わせる⁴。裏面の露光は、薄く削った元のウェーハの中にある表側の構造へ合わせる。支持ウェーハに模様はないので、2枚の重なり方は着地に関係しない。着地を左右するのは、貼り合わせと薄化でデバイスの層がどれだけ伸び縮みし、ねじれたかだ。ゆがみの出どころと補正の内訳は表裏の重ね合わせの誤差予算で扱う。

CMOS 2.0のように回路のある2枚を貼る場合は、貼り合わせ装置の合わせ精度も要求に加わる。imecは、接合の重ね合わせは接合ピッチの4分の1が目安で、ピッチ200 nmなら50 nmになるとし⁷、貼り合わせ前に銅パッドの位置を設計でずらしておく補正で、ピッチ300 nmの接合を95%のダイで25 nm未満⁷の重ね合わせで実現した。これは銅パッド同士の重なりで、その後の裏面露光の重ね合わせとは別に数える。チップ同士を貼る場合はHybrid Bondingの位置合わせで扱った。

5 nm未満の報告値は、区画ごとの補正か再露光を加えた研究から出ている

BPRへのnTSVの10 nm前後には2022年に届き、5 nm未満の直接コンタクトと3 nm程度のゲート直結に近い値は、区画ごとの補正か再露光を加えた研究から出ている。各点は別々の実験の値だ。

報告値は、それぞれ別のウェーハ、露光機、統計量で測られている。imecは2022年に、nTSVの露光の補正でx、yとも約100 nmあったずれを10 nmまで詰めた⁸。CEA-Leti、ASML、EVGの2023年の論文は、EVGの貼り合わせ装置とASMLの0.33NAの露光機で、60〜80 nmのゆがみを露光機の補正で約15 nm（平均＋3σ）まで下げた⁴。著者らはこの値を2 nm世代以降には大きすぎるとし、10 nm以下を目標に置いた。

同じグループの2024年の論文は、前報の結果として、区画ごとに33個のパラメータで補正すると99.7%の点で約6 nm未満、最大で約10 nm⁹になったとまとめている。imecはECTC 2025で、CFET向けの裏面EUVの位置合わせモデルと計測点の密度を比較し、4 nm未満の重ね合わせを⁵、計測密度や計測時間とのトレードオフとあわせて示した。直接コンタクトの5 nm未満という見積もりに近づく値だ。

重ね合わせとして最も小さい値は、TELの貼り合わせ装置で貼ったウェーハを使う2026年のSPIEの論文が出した。著者らは、38個のパラメータの区画ごとの補正を使い、ウェーハ1枚ごとに1回露光し直して、液浸露光機で2.8 nm（平均＋3σ）⁶を得た。同じ論文は、約90 nmのゆがみの形がウェーハごとにどれだけ揃うかも測り、その再現性を3σで3.4 nm未満と報告した。再現性はゆがみの形のばらつきで、重ね合わせそのものとは別の量だ。

量産の方式は、補正と再露光のコストをどこまで受け入れるかで分かれる

IntelのPowerViaは、要求の緩い構成を選んだ。nano-TSVはトランジスタを作る段階で前面から掘って埋め¹⁰、裏面配線はその端に当てる。SemiAnalysisはこの構成を、裏面の位置合わせが大きく緩み、安く歩留まりもよい自己整合の方式²と評価する。Intel 18Aは米国で量産に入っている¹¹。

TSMCのA16は、要求の厳しい構成を選んだ。A16のSuper Power Railは裏面直接コンタクト方式の電源供給で、量産は2026年第4四半期の予定だ¹²。SemiAnalysisの見積もりどおり5 nm未満が要るなら、その値は全体補正の約15 nmより小さく、区画ごとの補正や再露光を加えた研究の報告値と同じ水準になる。

量産の現状について、2026年のSPIEの論文は、ロジックの顧客が必要な重ね合わせを得るために高価なウェーハ1枚ごとの再露光に頼っている⁶と書いている。

ゲートへ裏から直接つなぐなら、Beyneの言う3 nm程度が要る。Beyneは、貼り合わせと基板の除去を経たウェーハではトランジスタが思った位置にあるとは限らないとしたうえで、既知のずれを測って露光を補正すれば驚くほどうまくいく³と述べる。imecはCFETの裏面層で、素子の外に置いた計測用の目印より局所の情報が得られるとして、高い加速電圧のSEMと電位コントラストで裏面ビアと配線の重なりを素子の位置で測る研究¹³を進めている。測り方の候補は裏面位置合わせとオーバーレイ計測、CFETでの裏面コンタクトの使い方はCFETのM0レールと裏面コンタクトにまとめた。

関連ページ

• 前工程裏面位置合わせとオーバーレイ計測
• 前工程表裏の重ね合わせの誤差予算
• 前工程裏面電源の3方式と着地先
• 前工程Buried Power Railの基礎
• 前工程CFETのM0レールと裏面コンタクト
• 後工程Hybrid Bondingの位置合わせ・検査
• 装置・品質検査・計測・オーバーレイ装置の役割分担
• 前工程EUVリソグラフィ
• 前工程裏面の重ね合わせに要る精度
• 前工程裏面の重ね合わせの計測原理
• 前工程CFETの裏面EUVと重ね合わせ
• 企業研究企業研究：Intel
• 企業研究企業研究：ASML

出典

13件を表示

1. 1
   imec：BPRとnTSV、10 nmより良い重ね合わせの要求（2022年11月）imec-int.com ↩ab
2. 2
   SemiAnalysis：2 nm世代のGAAと裏面電源、方式別の重ね合わせとピッチの見積もり（2024年10月）newsletter.semianalysis.com ↩abc
3. 3
   Semiconductor Engineering：量産に近づく裏面電源、方式別の重ね合わせ要求（2025年4月）semiengineering.com ↩abc
4. 4
   SPIE（CEA-Leti・ASML・EVG）：裏面電源向け接合のゆがみと露光機補正（2023年4月）doi.org ↩abc
5. 5
   IEEE ECTC（imec）：CFETの裏面EUV露光の位置合わせモデルと4 nm未満の重ね合わせ（2025年）doi.org ↩ab
6. 6
   SPIE：TEL製の接合装置によるゆがみと再露光込みの2.8 nm（2026年4月）doi.org ↩abc
7. 7
   imec：CMOS 2.0の表裏接続、300 nmピッチ接合と裏面ビアの15 nmの余裕（2025年8月）imec-int.com ↩abc
8. 8
   Semiconductor Engineering：裏面電源の課題、imecが100 nmのずれを10 nmへ補正（2022年11月）semiengineering.com ↩
9. 9
   SPIE（CEA-Leti・ASML・EVG）：直接接合による局所的なゆがみと区画ごとの補正（2024年4月）doi.org ↩
10. 10
    IEEE Spectrum：PowerViaの製造工程（2023年6月）spectrum.ieee.org ↩
11. 11
    Intel 18AとPowerViaの技術説明（2026年10月閲覧）intel.com ↩
12. 12
    TSMC：A16とSuper Power Railの論文、VLSI 2026（2026年6月）doi.org ↩
13. 13
    EIPBN（imec）：CFETの裏面層を素子の位置で測るSEMと電位コントラスト（2026年）eipbn.org ↩