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MDI(中間誘電体分離)とは

MDI(中間誘電体分離)とは、CFETで上下に重ねたnFETとpFETのゲートのあいだに、縦方向の誘電体の仕切りを作る工程モジュールです。 上下のトランジスタで別々のしきい値電圧を設定するには、上下のゲートを縦方向に絶縁する必要があり、MDIはその必要から生まれました。

CFETはnとpを縦に積むので、平面に並べたときのn-p間隔をセルの高さから除けます。しかし上下のゲートがつながったままでは、nとpで違う仕事関数金属を使えません。難しいのは、狭い隙間の中でゲートを上下に分ける仕切りを作る点です。

Si/SiGe積層の一部を金属に、一部を誘電体に変える

Section titled “Si/SiGe積層の一部を金属に、一部を誘電体に変える”
CFETの積層とMDI
上のナノシートSiGe2(Geが多い)下のナノシート金属AMDI金属BSiGe1は仕事関数金属に、SiGe2は誘電体に変わる
積層には、Ge濃度の違う2種類のSiGe層を入れておきます。SiGe1層は仕事関数金属に置き換え、Geの多いSiGe2層は誘電体に変えてMDIにします。上下で違う仕事関数金属を使えるので、nとpで別々のしきい値電圧を設定できます。

CFETの能動部分を作るSi/SiGe積層を、Ge濃度の違う2種類のSiGe層を含むSi/SiGe1/SiGe2の多層積層にします。SiGe2のGe濃度はSiGe1より高くします。犠牲層のSiGe1は、しきい値電圧を決める仕事関数金属に置き換え、Geの多い犠牲層はMDIの誘電体に変えて1、ゲートの中でnとpの仕事関数金属を分けます。

この方法は、工程の最初から流れに影響します。積層の段階で、どの層を金属にし、どの層を誘電体にするかを決めておく必要があるからです。

同じ積層の中に、インナースペーサも作る

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この積層では、Geの少ない層にインナースペーサを作れます。インナースペーサは、ゲートとソース・ドレインを絶縁するナノシート特有の構造です。

CFETには、MDIのほかに2つの縦方向の分離が必要です。上下のトランジスタのソース・ドレインのコンタクト金属の分離と、下のトランジスタのソース・ドレインをエピ成長させるときの上のチャネルの保護です。

MDIは、ソース・ドレインの凹部を掘る前に作る

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imecは2024年のVLSIシンポジウムで、ゲート長18nm、ゲートピッチ60nm、nとpの縦方向の間隔50nmのモノリシックCMOS CFETの動作を初めて示しました2。この工程には、MDIと、上下に重ねたソース・ドレインのコンタクトという2つのCFET特有のモジュールが含まれています。

imecのNaoto Horiguchi氏は、ソース・ドレインの凹部を掘る前にMDIを作る「MDI-first」の方法で、工程制御の結果が最もよかったとしています。ソース・ドレインの凹部加工は、ナノシートとMDIを切ってチャネルの側面を出し、ソース・ドレインのエピ成長を始める工程です。その場でキャップをかける新しい凹部エッチングで、ゲートのハードマスクとゲートスペーサを守りながらMDI-firstを実現しています。

別々のしきい値電圧と引き換えに、CFET専用の工程が増える

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MDIを入れると上下で別々のしきい値電圧を設定できますが、積層の設計から工程の順番まで、CFET専用の工程が増えます。狭いピッチと高いアスペクト比の形状の中で、下のソース・ドレイン、MDI、インナースペーサを効率よく一緒に作る方法は、まだimecの研究開発の中心課題です。nとpの縦方向の間隔の中には、MDIとコンタクトの分離を収める必要があります。

MDIとは何ですか?

CFETで上下に重ねたnFETとpFETのゲートのあいだに、縦方向の誘電体の仕切りを作る工程モジュールです。

なぜ必要ですか?

上下のトランジスタで別々のしきい値電圧を設定するためです。仕切りがないと、上下のゲートの仕事関数金属を分けられません。

どうやって作りますか?

CFETの能動部分になるSi/SiGe積層を、Ge濃度の違う2種類のSiGe層を含むSi/SiGe1/SiGe2の積層にします。SiGe1層は仕事関数金属に置き換え、Geの多いSiGe2層はMDIの誘電体に変えます。

インナースペーサとの関係は何ですか?

この積層では、Geの少ない層にインナースペーサを作れます。インナースペーサは、ゲートとソース・ドレインを絶縁するナノシート特有の構造です。

どの順番で作りますか?

imecは、ソース・ドレインの凹部を掘る前にMDIを作る「MDI-first」で、工程制御の結果が最もよかったとしています。

実際に動いた例はありますか?

imecは2024年のVLSIシンポジウムで、ゲート長18nm、ゲートピッチ60nm、nとpの縦方向の間隔50nmのモノリシックCFETの動作を示し、その工程にMDIを含めています。

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