DIBL（ドレイン誘起障壁低下）とは
DIBL（Drain Induced Barrier Lowering、ドレイン誘起障壁低下）とは、ドレイン電圧を上げるとしきい値電圧が下がる現象です。 ゲート長の短いMOSFETで目立つ短チャネル効果の1つです。
しきい値電圧は本来ゲートで決まる値ですが、チャネルが短くなると、ソースとドレインの距離が縮んだ分、ドレインからの電気力線がソース近傍の障壁まで届きます。その結果、同じ素子で、オフリーク電流が増えて待機電力が増え、出力抵抗が下がってアナログ回路の利得が落ちます。
短チャネルでは、ドレインの電気力線がソース側の障壁を下げる
Section titled “短チャネルでは、ドレインの電気力線がソース側の障壁を下げる”理想的な長チャネルMOSFETのしきい値電圧は、ソース近傍のチャネル部のポテンシャルがソース電位に対して十分に曲がり、チャネルが反転するときのゲート電圧1で決まります。長チャネルでは、しきい値電圧はゲートだけで決まります。
短チャネルMOSFETでは、ドレインからの空乏層が広がり、電気力線がゲート下の領域まで伸びます。その結果、ソース近傍のポテンシャルが引き下げられて反転しやすくなり、しきい値電圧が下がります。
障壁の高さがドレイン電圧で変わるので、しきい値電圧はバイアス条件によって変わる値になります。設計時に1つの値として扱えた量が、動作点ごとに変わります。
オフリークが増え、出力抵抗が下がる
Section titled “オフリークが増え、出力抵抗が下がる”DIBLが起きるとId-Vg特性が低電圧側にずれ、オフリーク電流が増えます。ドレイン電圧が高い状態では、ゲート電圧を0にしても電流が流れ続けます。
Id-Vd特性では飽和電流の傾きが大きくなり、出力抵抗が下がります。飽和領域で電流が一定になるという前提が崩れるので、アナログ回路の利得が落ちます。短チャネル効果の中でDIBLがよく取り上げられるのは、影響がディジタルとアナログの両方に及ぶためです。
サブスレッショルド係数の劣化は、パンチスルーという別の原因で起きる
Section titled “サブスレッショルド係数の劣化は、パンチスルーという別の原因で起きる”短チャネルMOSFETでは、DIBLによるしきい値電圧の低下に加えて、サブスレショルド係数の劣化も起きます。こちらの主な原因はパンチスルーで、ドレインからの空乏層が大きく広がり、ソースとドレインの間のMOS界面より深い領域にリーク電流の経路ができます。
Id-Vg特性の上では、低電圧側へのシフトと傾きのなだらか化として同時に出ます。どちらもオフリーク電流を増やすため、測った波形だけからは区別しにくい形になります。
ヘイロー注入、浅接合、ゲートで囲む構造で空乏層の伸びを抑える
Section titled “ヘイロー注入、浅接合、ゲートで囲む構造で空乏層の伸びを抑える”ヘイロー注入でソース・ドレイン接合付近に局所的な高濃度領域を作る方法と、ソース・ドレインエクステンションで接合を浅くする方法が古くから使われてきました。
構造で抑えるなら、ゲートがチャネルを囲む面を増やします。マルチゲートMOSFET2がこの目的の構造で、FinFETやGAAが使われます。GAAで4面を囲むと、ドレインからの電気力線がチャネルへ回り込む経路が細くなります。
DIBLを抑えると、電源電圧を変えてもしきい値電圧が安定し、飽和領域の出力抵抗も保たれます。代わりに、ヘイローで抑えればチャネル濃度とばらつきが増え、浅接合で抑えれば拡散領域の抵抗が上がり、構造で抑えれば工程数とチャネルリリースのような難しい工程が増えます。設計では、DIBLで残る変化を動作点ごとのしきい値電圧の幅として見込みます。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”DIBLとは何ですか？
ドレイン電圧をかけるとMOSFETのしきい値電圧が下がる現象で、Drain Induced Barrier Lowering（ドレイン誘起障壁低下）の略です。
どういう仕組みで起きますか？
短チャネルMOSFETではドレインからの空乏層が広がり、電気力線がゲート下の領域まで伸びます。その結果、ソース近傍のポテンシャルが引き下げられて反転しやすくなり、しきい値電圧が下がります。
特性のどこに出ますか？
2か所に出ます。Id-Vg特性が低電圧側にずれてオフリーク電流が増えることと、Id-Vd特性で飽和電流の傾きが大きくなって出力抵抗が下がることです。
長チャネルでも同じことが起きますか？
理想的な長チャネルMOSFETのしきい値電圧は、ソース近傍のチャネル部のポテンシャルがソース電位に対して十分に曲がり反転状態になるときのゲート電圧で決まります。ドレインからの電気力線がそこまで届く距離になって初めてDIBLが問題になります。
サブスレショルド係数とは別ですか？
別の現象です。短チャネルMOSFETではDIBLによるしきい値電圧の低下に加えてサブスレショルド係数の劣化も起き、後者の主な原因はパンチスルーです。
回路へはどう響きますか？
出力抵抗が下がるとアナログ回路の利得が落ち、オフリーク電流が増えると待機電力が増えます。同じ素子で、ディジタルとアナログの両方の指標が悪くなります。
どうやって抑えますか？
ドレインからの空乏層の伸びを抑えます。ヘイロー注入、接合の浅化、ゲートがチャネルを囲む面を増やすFinFETやGAAが使われます。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- 短チャネル効果とは── DIBLを含む総称
- サブスレッショルドスイングとは── 同じ波形に同時に出る別の劣化
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- 1電子情報通信学会 知識ベース：S2群1編3章 微細デバイスの諸問題（小林正治）ieice-hbkb.org ↩
- 2電子情報通信学会 知識ベース：S2群1編4章 微細化限界を打破する新デバイス（鈴木英一ほか）ieice-hbkb.org ↩