FinFETとは

THEME 03 トランジスタ形成 · プロセスノード・デバイス構造Fin Field-Effect Transistor

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FinFETとは、チャネルを板状に立てて、その3面をゲートで囲んだトランジスタです。 平面構造ではチャネルが短くなるほどゲートが電流を止めきれなくなったため、ゲートとチャネルが三次元で接する形に変えて、触れる面を1面から3面へ増やしました。代わりに駆動力はFinの本数という整数でしか刻めなくなり、imecは、セルを詰めて1素子のFinが1本まで減ると十分な電流が得られないと見ています。

平面のゲートは1面しか触れず、短チャネルで制御を失った

ゲートは¹、半導体チャネルを流れる電流をオンオフするトランジスタの構成要素で、チャネルへ電界を届けて電流の通り道を作ったり消したりします。ゲートに電圧を掛けると、ソースからドレインへチャネルを通って電流が流れます²。平面のMOSFETでは、ゲートはチャネルの上に載っているだけで、触れているのは1面だけです。チャネルが十分に長いうちは、これで足ります。

チャネルが短くなると、ソースとドレインが互いに近づき、両端から伸びる電界がチャネルの内部まで届くようになります。ゲートが閉じているつもりでも電流が漏れ、制御の主導権がゲートから離れていきます。この短チャネルの症状が、トランジスタをどこまで小さくできるか、動作電圧をどこまで低くできるかの限界になりました²。

FinFETは、チャネルを板状に立て、その上と両側の3面からゲートで囲みます。魚のひれのような形からFinFETと名付けられた²3次元の構造で、同じ平面寸法でも、ゲートがチャネルを支配する度合いが上がります。

ゲートが触れる面の数

平面ではゲートがチャネルの上1面だけに触れ、下からは基板の電圧が効きます。FinFETはチャネルを立てて上と両側の3面から囲み、ゲートの支配力を高めます。

3面で囲むと完全空乏になり、オフの切れ味が上がる

平面のトランジスタでは、チャネルの下にシリコン基板が続いています。この基板の電圧が、ソースとドレインの間を電流が流れる反転層へ電気的な影響を及ぼし、サブスレッショルドスロープ（トランジスタのオフ特性）を悪化させます³。サブスレッショルドスロープは、スイッチの切れ味を表す量です。ゲート電圧を少しずつ下げていったとき、流れる電流がどれだけ急な勾配で小さくなるかを指し、勾配が急なほど、オフのときに残る漏れ電流が小さくなります。

FinFETでは、立てた板が薄く、その3面をゲートが囲みます。ゲート電圧をかけると板の内部が端から端まで空乏化し、基板側の電圧が口をはさむ余地が小さくなります。3次元のTri-Gateトランジスタは、垂直なFin構造の3面に導電チャネルを作って「完全空乏（fully depleted）」動作をもたらします³。ゲート電極が3方向からシリコンFinを制御することで、サブスレッショルドスロープが改善します。

Finを立てたことで反転層の面積が増え、駆動電流も大きくなります。同じ占有面積のまま、電流の通り道だけが立体的に広がります。

Intelの22nmは、低電圧で37%速く、同じ性能なら電力を半分未満に

Intelは2011年5月、22nmのTri-Gateトランジスタを1世代前の32nmプレーナ型と比べ、トランジスタのゲート遅延（スイッチング速度）が高い動作電圧で18%、低い動作電圧で37%高速になると示しました。速度をそろえる側へ振ると、動作電圧を約0.2V下げたうえで動作電力が50%超下がるとしています。

2つの数値は、同じ改善の裏表です。切れ味が良くなったぶんを、オフ電流の削減として受け取るか、しきい値電圧を下げて低い電圧で動かす余地として受け取るか。Intelは後者を、電力の削減とスイッチング速度の向上のどちらか、あるいは両方へ振り向ける使い方として示しています。

同じ発表でIntelは、Tri-Gateを使った22nmプロセッサ（開発コード名Ivy Bridge）がシステム上で動作するところを実演済みとしました³。寸法の小ささでいえば、22nm Tri-Gateトランジスタのゲートは、約90マイクロメートルの人間の髪の毛の幅に4000個以上が並ぶ⁴大きさです。

駆動力はFinの本数でしか刻めず、セルが低くなるとFinが足りなくなる

FinFETでは、1本のFinが流せる電流はFinの高さで決まります。素子全体で流したい電流を増やすには、複数のFinをつないで全体の駆動力を上げます³。高さの側でも手は打たれてきました。imecによれば、FinFETの構造は世代ごとに改良され、同じ占有面積でより大きな駆動電流を得るためにFinの高さが引き上げられました⁵。

本数の側には上限があります。本数は整数の単位でだけ増やせます。1本と2本の間の1.4本のような値は選べず、設計者が選べる駆動力は飛び飛びの値になります。細かく最適化したい場面では、これが窮屈です。

さらに、面積を詰めるほど置ける本数そのものが減ります。imecは、最先端ノードのセル高さ6トラック（6T）のスタンダードセルでは、1素子あたりのFinが2本まで減り、コンタクトピッチは57nmまで詰まっているとしています⁵。5トラック（5T）へ進むには1本のFinの素子へ移る必要があり、imecはFinをさらに高くしても十分な駆動電流が得られない⁵と見ています。微細化が進むほどFinは細く高くなり、形を保つ加工の難度も上がります。制御力を稼ぐために立てた構造が、次の限界を作る形です。

Finの本数とセル高さ

駆動力は本数に比例しますが、選べるのは整数の点だけです。セル高さを6トラックから5トラックへ詰めると1素子のFinは2本から1本になり、imecはそれでは電流が足りないと見ています。

完全空乏へ向かう別の道、FDSOIは工程コストが約10%増える

完全空乏へ向かう道は、FinFETのほかにもあります。Intelは4つの構造を対比しています。

バルク（従来の平面）：基板の電圧が反転層へ影響し、サブスレッショルドスロープが悪化する。
部分空乏SOI（PDSOI）：フローティングボディの電圧が反転層へ影響し、同じくサブスレッショルドスロープが悪化する。
完全空乏SOI（FDSOI）：フローティングボディが消え、サブスレッショルドスロープが改善する。極めて薄いSOIウェーハが要り、総工程コストを約10%押し上げる。
完全空乏Tri-Gate（FinFET）：ゲート電極が3方向からシリコンFinを制御し、サブスレッショルドスロープが改善する。工程コストの増加は2〜3%にとどまる。

IntelはPDSOIとFDSOIの両方に「Not used by Intel」と付記し、Tri-Gateの利点として、低い動作電圧での性能がバルク・PDSOI・FDSOIのいずれよりも良いこと、同じ占有面積でより大きな駆動電流が得られること、コスト増が2〜3%にとどまることを挙げています。Tri-GateはIntelが自社の3面ゲート構造につけた名前で、業界で広く使われるFinFETと同じ構造を指しています。

FinFETは2011年から2020年まで、およそ10年ロジックの主構造だった

Intelは2011年5月、22nm世代を2011年後半に量産へ移し、新しい世代を2年ごとに投入するペースを保つ³と公表しました。imecは、最初の商用の22nm FinFETが登場したのを2012年としています⁵。TSMCは、2013年に16nm FinFET技術のリスク生産を開始した最初のファウンドリであり⁶、2014年には完全に動作する16nm FinFETの顧客製品を提供した最初のファウンドリになったとしています。2018年に7nm FinFET（N7）、2020年に5nm FinFET（N5）の量産も、それぞれ最初に開始したとしています。

FinFETの上では配線側の試みも進みました。imecはVLSI 2020で、FinFET CMOSの試験素子にタングステンの埋め込み電源配線（BPR）を組み込み、CMOSの特性を損なわなかった⁵と発表しています。

FinFETが主構造だった期間

Intelの22nm世代（2011年）からTSMCの5nm世代（2020年）まで、FinFETがロジックの主構造だった期間はおよそ10年です。3nm以下ではGAAへ移ります。

3面から4面へ、GAAが次の世代の入口になった

FinFETの限界は2方向から来ています。imecは、ゲート長を縮めるとFinFETはチャネルを静電的に十分制御できなくなるとしています⁵。Samsungは、FinFETはなお最先端の工程で使われているものの、4nm未満の工程ではゲート電圧をこれ以上下げられないことが分かってきたとしています²。

Samsungは、3nm以下の回路でGAAを採用するとしています。GAA構造では、ゲートがチャネルの4面すべてを囲み²、電流のより細かい制御が可能になり、チャネル制御性が最大化されるとしています。囲む面を1つ増やすという変更が、次の世代の入口になりました。

よくある質問（FAQ）

FinFETとは何ですか？

チャネルを板状に立てて、その3面をゲートで囲んだトランジスタです。ゲートとチャネルが三次元で接します。

なぜチャネルを立てるのですか？

ゲートがチャネルへ触れる面を増やすためです。平面構造ではゲートは上から1面だけに触れますが、立てて囲めば3面から作用し、同じ寸法でも制御力が上がります。

平面構造の何が問題だったのですか？

微細化でソースとドレインが近づくほど、ゲート以外の影響が強く働く点です。ゲートが閉じているつもりでも電流が漏れ、この短チャネルの症状がトランジスタの縮小と動作電圧の引き下げの限界になりました。

Finとは何を指しますか？

立てた板状のチャネルの形です。魚のひれのように基板から突き出しているため、Finと名付けられています。

性能はどう決まりますか？

立てたFinの高さと本数で決まります。1本あたりの電流はFinの高さに、素子全体の電流は本数に比例します。本数は整数なので、駆動力の刻みが飛び飛びになります。

サブスレッショルドスロープとは何ですか？

スイッチの切れ味を表す量で、トランジスタのオフ特性とも言い換えられます。ゲート電圧を少しずつ下げたとき、流れる電流がどれだけ急な勾配で小さくなるかを指します。

「完全空乏」とは何ですか？

ゲート電圧をかけたときに、チャネルの内部が端から端まで空乏化する状態です。3次元のTri-Gateトランジスタは垂直なFin構造の3面にチャネルを作り、完全空乏動作をもたらします。

Tri-GateとFinFETは同じものですか？

同じ構造です。Tri-GateはIntelが自社の3面ゲート構造につけた名前で、業界で広く使われるFinFETと同じものを指しています。

FinFETにするとどれくらい速くなりますか？

Intelは2011年5月、自社の22nm Tri-Gateは32nmプレーナ型と比べて、トランジスタのゲート遅延が高い動作電圧で18%、低い動作電圧で37%高速になると示しました。

消費電力はどれくらい下がりますか？

性能をそろえる側へ振ると、動作電圧を約0.2V下げたうえで動作電力が50%超下がるとIntelはしています。速度と電力のどちらへ振るかの選択になります。

FD-SOIとの違いは何ですか？

どちらも完全空乏を目指す構造です。FDSOIは極めて薄いSOIウェーハが要り総工程コストを約10%押し上げ、Tri-Gateの工程コスト増は2〜3%です。

FinFETはいつ使われた技術ですか？

Intelが2011年に22nmで導入し、TSMCは2013年に16nm FinFETのリスク生産を開始し、2018年に7nm FinFET、2020年に5nm FinFETの量産を開始しました。Samsungは3nm以下の回路でGAAを採用するとしています。

FinFETの次は何ですか？

GAA（ゲートオールアラウンド）です。3nm以下の回路で採用されるGAAではゲートがチャネルの4面すべてを囲み、Samsungは電流のより細かい制御とチャネル制御性の最大化を利点に挙げています。

比較・違いを学ぶ

MOSFETとは── 平面構造の基本形

出典

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1
東京エレクトロン：用語集「FET / Gate」tel.com ↩
2
Samsung Semiconductor：GAA Structure Transistorssemiconductor.samsung.com a b c d e
3
Intel’s Revolutionary 22 nm Transistor Technology（Mark Bohr / Kaizad Mistry、2011年5月）download.intel.com a b c d e
4
Intel：FUN FACTS: EXACTLY HOW SMALL (AND COOL) IS 22 NANOMETERS?download.intel.com ↩
5
imec：ロジック技術ロードマップの解説記事imec-int.com a b c d e f
6
TSMC：Logic Technologytsmc.com ↩