応力ライナーとは

THEME 03 トランジスタ形成 · 前工程で作られる構造Stress Liner

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応力ライナーとは、トランジスタの上に被せて、その下のシリコンを押したり引いたりするための窒化シリコンの膜です。 半導体の中の膜は、たいてい電気を通す役か遮る役を担いますが、この膜に求められるのは第三の役、下のシリコンを機械的に変形させることです。寸法を縮めるだけでは移動度が下がって性能が伸びにくくなったため、結晶をひずませて電流を増やす方法が使われるようになりました。その代わり、n型とp型で逆向きの力が要るので膜を作り分ける手間が増え、ゲートが短くなるほど効果は下がります。

膜に残った応力が、下のチャネルをひずませる

窒化シリコンの膜をCVD（化学気相成長）でトランジスタの上に積むと、膜は縮もうとする力か、広がろうとする力を抱えたまま固まります。膜の内部に残ったこの力が残留応力です。残留応力を持つ膜が上にあると、力が下に伝わり、MOSFETの電流が流れる部分（チャネル）のシリコン結晶がわずかに変形します。この変形がひずみです。

チャネル領域へ局所的に歪みを入れる方法としては、強い残留応力を持つ膜、たとえばCVD法でつけた窒化シリコン膜をトランジスタの上へ重ね、チャネルの内部に強い応力と歪みを起こすやり方が一般的です¹。応力ライナーは、この上に積む膜そのものです。

膜の応力の向きと大きさは、成膜の条件で決まります。PECVDの窒化シリコンは原料ガス由来の水素を多く含み、水素が抜けると縮んで引張に、高周波の電力を上げると膨らんで圧縮に寄ります。サムコは、自社の量産用プラズマCVD装置によるSiN成膜で、応力をリニアに制御でき、アニール後も応力の変化がなく、広いプロセスウィンドウと制御範囲を達成したとしています²。

寸法を縮めるほど移動度が下がり、ひずみで取り戻す

2008年時点では、ゲート長が30 nm程度まで縮むと、短チャネル効果（しきい値電圧の低下）を抑えるために基板の不純物濃度を非常に高くする必要があり、その濃度の上昇がキャリアの移動度を下げるため、ゲート長を縮めても性能が伸びにくくなっていました³。正孔はもともと移動度が低いので、この問題はp型トランジスタで大きく出ます。イオン注入で不純物を濃くするほどキャリアは動きにくくなり、寸法を縮めること自体が性能を下げる方向に働きます。応力ライナーは、寸法以外の方法でこの低下を取り戻す手段です。

移動度を上げる道は、電子の散乱を減らすか、有効質量を軽くするかの2つです。歪みを加えるとシリコンの伝導帯の縮退が解けて平均的な有効質量が軽くなり、あわせて谷と谷の間の散乱も抑えられます。

効く仕組みが移動度であることは、32 nm世代でも確かめられています。IBMは、SOI上のhigh-k絶縁膜とメタルゲート（HKMG）を持つMOSFETで、駆動電流、移動度、しきい値電圧への影響を評価し、32 nmノードで応力ライナー本来の性能利得を定量化して、主な源は移動度の向上だと特定しました⁴。同じ報告は、有利な応力ライナーがHKMGのMOSFETのゲートリーク電流を減らせることも実験で示したとしています⁴。

ウェーハごと歪ませるより、膜を1枚足すほうが身軽

ひずみの入れ方は2つに分かれます。ウェーハ全体にひずみを入れるグローバルひずみは、格子定数の大きい緩和シリコンゲルマニウム層の上にひずみシリコン層を成長させ、全面に二軸の引っ張りひずみを持たせます。ローカルひずみは、製造プロセスの工夫でトランジスタごとに局所的なひずみを入れます。

グローバルひずみには、下地のSiGeからゲルマニウムが拡散し、SiO2とSiの界面準位を作るといった問題があり、内田建氏は2008年時点で、製品への適用は研究段階にとどまるとしていました¹。ウェーハごと歪ませる道は基板の作り方そのものを入れ替えますが、膜を1枚足す道は、できあがったトランジスタの上へ工程を1つ加えるだけで済みます。応力ライナーが広く使われるようになった理由の一つが、この身軽さです。ローカルひずみの中でも、p型ではソースとドレインにSiGeを埋める方法があり、Intelは90 nm世代でpMOSにSiGeのソースドレインを使い、nMOSには窒化膜で引っ張りの応力をかけました。

n型は引っ張り、p型は押し縮めるので、膜を作り分ける

n型とp型では、欲しい歪みの向きが逆です。電子を運ぶn型トランジスタではチャネルと平行な方向の一軸性引張歪み、正孔を運ぶp型ではチャネルと平行な方向の一軸性圧縮歪みで、移動度と駆動力が上がることが知られています¹。同じウェーハの上で引っ張る膜と縮める膜を作り分けるには、片側を覆い、もう片側の膜を剥がし、別の応力を持つ膜を積み直す工程まで必要です。膜を1枚加えるだけで済むという手軽さは、ここで少し損なわれます。

n型とp型で逆向きのひずみ

電子を運ぶn型はチャネルと平行な方向に引き伸ばし、正孔を運ぶp型は同じ方向に押し縮めると移動度が上がります。向きが逆なので、応力の違う2種類の膜を作り分けます。

アニールの後も応力が保たれることが要るのは、応力ライナーを積んだ後にも熱処理の工程が控えているからです。熱で応力が抜ければ、膜を積んだ意味が消えます。成膜条件は、狙った応力を作ることと、その応力を後の熱まで持ち越すことの両方を満たす必要があります。

コンタクトのエッチングストッパーを兼ね、穴の位置と数で応力が変わる

この膜は、応力をかける役割と、コンタクト穴のエッチングストッパーの役割を兼ねます。近年のLSIでは、コンタクトエッチングストッピング層（CESL）でチャネルに応力をかけてキャリアの移動度を上げる技術が使われるようになってきました⁵。

コンタクトは、トランジスタから上の配線へつなぐための穴です。ドライエッチングでこの穴を掘るとき、掘りすぎると下のソースやドレインまで削れてしまうため、エッチングがそこで止まる膜が要ります。応力ライナーがその膜を兼ねます。1枚で2つの仕事をこなす代わりに、膜には穴が開きます。

エッチングストッパーとしての応力ライナー

コンタクト穴のエッチングは応力ライナーの上で止まり、ソースやドレインを削りません。その穴をどこに何個開けるかで、ライナーが下へ伝える応力が変わります。

NEDOのこの開発では、ばらつきを測る試験パターンの設計として、コンタクトの位置と個数を変え、シリコン窒化膜ライナーが持つ応力の値を変えています。膜に開ける穴の位置と数が下に伝わる力を変えるので、回路の配置がトランジスタの電流を左右します。しきい値電圧はCESLの応力条件によって変わりましたが、しきい値電圧のばらつきはNMOSとPMOSの両方でほぼ変わりませんでした。この開発の試験素子では、CESLがチャネルにかける応力はオン電流を上げる効果があり、NMOSのしきい値電圧のばらつきを増やす影響は小さいという結果です。

ゲートが短くなるほど、ひずみによる電流の増え方は下がる

東芝は、素子が完成した後の試作素子の基板を機械的に曲げて0.07%のひずみを与え、ドレイン電流の増え方を測りました⁶。ひずみそのものの効果を取り出すため、素子の製造工程は変えずに基板を曲げています。ゲート長を10 µmから25 nmまで変えたMOSFETで測ると、ゲート長1 µm付近ではデバイスごとに増え方が違いました。n型MOSFETのドレイン電流は引っ張りひずみで増えますが、その増加率はゲート長が短くなるほど下がります。ゲート長100 nm以下では、4種類のデバイスの値がほぼ同じ0.02に収束していきます。

東芝によると、実際の先端LSIに入れているひずみは1%ほどで、これはプロセス技術で入れています。曲げ実験の0.07%と、製造で入れる1%とでは桁が違います。

立体構造では難しさが増し、移動度の上昇は飽和に向かう

現在使われているいくつかのプロセス技術では、寸法を縮めるほどひずみを生む力が小さくなる傾向があります⁷。平面トランジスタ向けに確立した手法をそのまま立体構造に使うと、難しさと複雑さがさらに増すと見込まれています。上から膜を被せる方法は、トランジスタが平らであることを前提にしています。FinFETのようにチャネルが立つと、膜は側面にも回り込み、力のかかり方が平面のときと変わります。ひずみによるキャリア輸送の向上は、どこかで飽和すると予測されています。

内田氏は、飽和の見通しも数字で示しています。二軸の引っ張りひずみによる移動度の上昇は70%程度、〈100〉方向の一軸引っ張りひずみでは40%程度で飽和し、〈110〉方向の引っ張りひずみでは80%以上の上昇が得られると予想しています¹。ただしこれは、0.1%程度の小さなひずみの実験で確かめた計算手法を大きなひずみに当てはめた予測で、定量的な妥当性は今後の実験で検証する必要があるとしています。

ひずみの種類と移動度の上昇の上限

内田氏の予想では、〈100〉一軸の40%程度に対して〈110〉方向の引っ張りは80%以上で、伸びしろに倍ほどの差があります。

応力ライナーの課題は4つあります。n型とp型で膜を作り分ける手間、コンタクトの位置と数で応力が変わるという設計上の制約、後の熱処理まで応力を保つという成膜上の条件、そしてゲートが短くなるほど小さくなる電流の増え方です。その代わりに、寸法を変えずに電流を増やせます。

よくある質問（FAQ）

応力ライナーとは何ですか？

トランジスタの上へかぶせて、その下のシリコンを押したり引いたりするための窒化シリコンの膜です。この膜の役目は、下のシリコンへ力を伝えることにあります。

なぜシリコンを歪ませるのですか？

キャリアが動きやすくなり、同じ寸法のままトランジスタの電流が増えるためです。内田建氏の解説によると、歪みによってシリコンの伝導帯の縮退が解け、平均的な有効質量が軽くなる効果と、谷と谷の間の散乱が抑えられる効果の両方が働きます。

どの工程で作られますか？

CVDでトランジスタの上へ窒化シリコン膜を積む工程です。サムコは、自社の量産用プラズマCVD装置によるSiN成膜で、応力をリニアに制御でき、アニールの後も応力の変化がないとしています。

n型とp型で同じ膜を使いますか？

別の膜を使います。内田氏の解説によると、電子を運ぶn型ではチャネルと平行な方向の一軸性引張歪み、正孔を運ぶp型では一軸性圧縮歪みで移動度と駆動力が上がります。向きが逆なので、膜を二種類つくり分けます。

コンタクトの穴と関係がありますか？

あります。応力ライナーは、コンタクトを掘るときのエッチングを止める層（CESL）を兼ねます。NEDOの開発では、コンタクトの位置と個数を変えて、シリコン窒化膜ライナーが持つ応力の値を変えました。

どのくらい電流が増えますか？

東芝によると、実際の先端LSIに入れているひずみは1%ほどで、プロセス技術で入れています。東芝が試作素子の基板を曲げて0.07%のひずみを与えた実験では、ゲート長が短くなるほど電流の増え方が下がりました。

微細化が進むとどうなりますか？

ひずみによる電流の増え方が下がります。JEITAが公開するITRS 2013年版の日本語訳によると、寸法を縮めるほどひずみを生む力は小さくなる傾向があり、平面トランジスタ向けに確立した手法をそのまま立体構造に使うと、難しさと複雑さがさらに増します。

比較・違いを学ぶ

エピタキシャルウェハとは── ウェーハの側からひずみを作る方法
FinFETとは── 上から被せる膜の効果が届きにくい立体構造

出典

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