応力記憶技術（SMT）とは
応力記憶技術（SMT）とは、ゲート電極からチャネルに応力を加えて、シリコンの結晶をひずませる局所的なひずみ技術です。 上に被せた膜が押し続ける応力ライナーと違い、応力の源はゲート電極です。
寸法を変えずにオン電流を増やせる一方で、応力は工程の履歴とレイアウトに左右されるため、同じ設計でも配置によって特性がばらつく難しさがあります。
力の出どころがゲート電極で、n型に引っ張りひずみを入れる
Section titled “力の出どころがゲート電極で、n型に引っ張りひずみを入れる”歪みを入れる手が複数あるとき、区別の軸になるのは力の出どころです。東芝は2010年に公表した試作で、トランジスタの性能向上技術である応力印加手法の1つとしてSMTを使い、ゲート電極からチャネルに応力を印加してナノワイヤチャネルの結晶を歪ませ、キャリア移動度を上げてオン電流を向上させるとしています1。
高速回路向けの高性能CMOSトランジスタの移動度を上げる方法として、素子の近くに局所的な応力をかける手法が集中的に研究されてきました2。その例がデュアルコンタクト・エッチストップ膜（dual-CESL）とストレスメモリー効果技術（SMT）です。
ひずみを入れる対象はn型です。SEAJの装置技術ロードマップ（2012年版）によると、部分的にひずみを入れるためのキャップ層としてSiNを使う案があり、SiNのキャップ層ならnMOSにだけ引っ張りひずみを入れて移動度を上げられます3。そのキャップ層の応力をどう制御するかが大きな課題で、新しいソースガスとプロセスが求められるとしています。
58％の伸びには、寄生抵抗の低減も含まれる
Section titled “58％の伸びには、寄生抵抗の低減も含まれる”東芝によると、ナノワイヤトランジスタにSMTを適用した結果、n型トランジスタのオン電流がオフ電流100nA／mmの条件で従来比58％向上しました1。同社の試作素子での測定です。ナノワイヤ構造にしたほうがSMTによる向上分が大きく、ゲート電極から応力をかける方法がこの構造でも有効であることも確かめています。
同じ成果は、東京大学と東芝の実施体制による開発で、チャネルの移動度を上げるための歪み印加技術としてSMTを適用したものです。短チャネルのn型ナノワイヤトランジスタでは、移動度の向上と寄生抵抗の低減が重なってオン電流が58％伸びました4。同じ開発では、ソース／ドレイン側のナノワイヤを短くして寄生抵抗を下げるために極薄のゲート側壁とせり上げソース／ドレイン構造を作り、寄生抵抗が下がってn型トランジスタのオン電流が40％伸びています。58％の内訳に寄生抵抗の低減が含まれる点は重要で、オン電流の増分を応力の寄与と抵抗の寄与に分けるには、移動度と寄生抵抗を別々に測る必要があります。
膜を残す場所はエッチングの選択比が決め、後工程の削れも1.5Åに抑える
Section titled “膜を残す場所はエッチングの選択比が決め、後工程の削れも1.5Åに抑える”JEITAが公開するITRS 2009年版の日本語訳によると、dual-CESLやSMTをきちんとパターニングするには、下に敷いた薄いオキサイドバッファ層を残したままSiNやBNを異方性プラズマエッチで抜ける、選択比の高い条件が要る2とされています。2011年版によると、プラズマエッチングは、STI、ゲート、スペーサ、埋込みSiGe、SMT、TSVの形成を含む重要なFEOLパターン形成に用いられています5。
エッチング選択比が低ければ、薄い酸化膜を突き抜けて下地まで削れます。2011年版によると、スペーサの材料と下層との選択比は、プラズマによる転移ダメージとドーパントロスの量も左右します。選択比は、膜を残す場所を決めると同時に、下地へのダメージも左右します。
ひずみを入れるSiN膜は、後の工程でも薄く削られます。SEAJの装置技術ロードマップによると、ひずみ印加用のSiN膜は膜厚が変わるとひずみ量が所定の値からずれるので、レジスト剥離工程で許される基板側のロスを1.5Å以下に抑える必要があります3とされています。狙った応力を作ることと、後の工程でその膜のロスを1.5Å以内に収めることは、同じ条件として管理する必要があります。
膜をチャネルに近づけるほど応力は伝わりますが、近づけるにはエッチングが必要です。2011年版によると、メタルシリサイドを作る前にウェットまたはプラズマでサイドウォールスペーサを除去すると、応力コンタクトライナーの膜がチャネルに近づく分だけ、ひずみが伝わりやすくなります5。スペーサを削る量は、応力の伝わり方と下地のダメージの両方を左右します。
応力と活性化は、同じ熱処理の中で一緒に変わる
Section titled “応力と活性化は、同じ熱処理の中で一緒に変わる”熱処理の条件も重要です。ITRS 2009年版のモデリング＆シミュレーション章によると、ドーパントの拡散を最小にすることと、ドーパントを十分に活性化することの両立が、拡散層を薄くすることとデバイスのアクセス抵抗を下げることに重要になります6。ミリ秒級かそれより短いアニールになるほど温度プロファイルの設計が必須になり、温度分布を時間と場所の両方で制御する必要があるレーザーアニールでは、特に大きな課題になります。
熱を強めればドーパント活性化が進んで寄生抵抗は下がりますが、拡散も進みます。熱を弱めれば熱バジェットに余裕が出る一方で、アクセス抵抗が高いままになります。RTAやスパイクアニール、レーザアニールのどれを選ぶかが、そのまま応力の入り方の条件になります。同章は、CMOSの改善には機械的な応力の技術が前提になり、拡散もクラスタリングも活性化も、局所的な応力の影響を考慮する対象になるとしています。
チャネルに届く応力は複数の源の合計で、配置によって電流が変わる
Section titled “チャネルに届く応力は複数の源の合計で、配置によって電流が変わる”チャネルへ届く応力は、複数の出どころの合計です。JEITAの平成19年度報告によると、レイアウトのデータとネットリストに応力の情報を突き合わせて、移動度を織り込んだ補正済みのSPICEネットリストを取り出すところまで実現されており7、そこで見ている項目はSTI構造（深さ、膜厚）、拡散層長さ依存性、SiNライナー構造、埋込みSiGeのソース／ドレイン、SMTです。
同報告は、ばらつきを扱った別の節で、高度なひずみ技術を使うほどばらつきが増えるため、45nm世代以降ではレイアウト依存性を織り込んだSPICEの補正がさらに必要になるとしています。ひずみ技術を1つ加えるたびに、同じ設計でも配置によって電流が変わる幅が広がります。
ITRS 2009年版のモデリング＆シミュレーション章によると、応力は全工程の結果として決まるので、プロセスで通る温度域全体にわたって応力を追い、その結果をデバイスシミュレーションに渡す必要があります。移動度を上げるために機械的な応力を使う場面が増えているので、信頼性、転位の発生、ドーパント拡散に影響する応力の記述も整備する必要があります。
SMTの代償は3つあります。薄い酸化膜を残したまま窒化膜を除去するための選択比の要求、ひずみ印加用のSiN膜のロスを後工程で1.5Å以内に収める条件、特性が工程の履歴とレイアウトに左右されるという設計側の負担です。その代わりに、寸法を変えずにオン電流を増やせます。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”応力記憶技術（SMT）とは何ですか？
ゲート電極からチャネルへ応力を加えて、シリコンの結晶を歪ませる局所的な歪み技術です。東芝は、チャネルの結晶を歪ませてキャリア移動度を上げ、オン電流を向上させる応力印加手法の1つとしています。
応力ライナーとの関係はどうなりますか？
応力の源が違います。応力ライナーではトランジスタの上に被せた窒化シリコン膜から力が伝わり、SMTではゲート電極から応力が加わります。SMTはストレスメモリー効果技術とも呼ばれます。
なぜ「記憶」と呼ばれるのですか？
応力が工程の履歴として残るためです。JEITAが公開するITRS 2009年版のモデリング＆シミュレーション章の日本語訳は、プロセス工程の応力履歴や応力のメモリ効果をシミュレーションの対象に、一連のプロセスの中での応力記憶（SMT）のモデリングを課題の1つに挙げています。
どのくらい電流が増えますか？
東芝は、ナノワイヤトランジスタへSMTを適用したn型トランジスタのオン電流が、オフ電流100nA／mmのもとで従来比58％向上したとしています。同社の試作素子での値です。NEDOの実施方針によると、移動度の向上と寄生抵抗の低減が重なった伸びです。
どの工程で作られますか？
膜のパターン形成にプラズマエッチングが使われます。ITRS 2011年版の日本語訳によると、プラズマエッチングは、STI、ゲート、スペーサ、埋込みSiGe、SMT、TSVの形成を含む重要なFEOLパターン形成に用いられています。
エッチングでは何が難しいのですか？
選択比です。ITRS 2009年版の日本語訳によると、dual-CESLやSMTをきちんとパターニングするには、下の薄いオキサイドバッファ層を残したままSiNやBNを異方性プラズマエッチで抜ける、選択比の高い条件が要ります。2011年版によると、スペーサの材料と下層との選択比は、プラズマで誘起される転移ダメージとドーパントロスの量も左右します。
使うと何が悪化しますか？
特性のばらつきです。JEITAの平成19年度報告によると、高度なひずみ技術を使うほどばらつきが増えるため、45nm世代以降ではレイアウト依存性を織り込んだSPICEの補正がさらに必要になります。応力の情報で移動度を補正する対象には、STI構造、拡散層長さ依存性、SiNライナー構造、埋め込みSiGeのソース／ドレイン、SMTが入ります。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”7件を表示
- 1東芝：立体構造トランジスタの高性能化技術の開発について（2010年12月）global.toshiba ab
- 2JEITA 半導体技術ロードマップ専門委員会：ITRS 2009年版 日本語訳 フロントエンドプロセスsemicon.jeita.or.jp ab
- 3
- 4
- 5JEITA 半導体技術ロードマップ専門委員会：ITRS 2011年版 日本語訳 フロントエンドプロセスsemicon.jeita.or.jp ab
- 6JEITA 半導体技術ロードマップ専門委員会：ITRS 2009年版 日本語訳 モデリング＆シミュレーションsemicon.jeita.or.jp ↩
- 7JEITA 半導体技術ロードマップ専門委員会：平成19年度報告 第5章 WG3 FEPsemicon.jeita.or.jp ↩