CMOSとは

THEME 09 工場と産業 · 基礎概念Complementary Metal-Oxide Semiconductor

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CMOSとは、p型とn型のMOSFETを組にして使う回路の作り方です。 Complementary Metal-Oxide Semiconductorの略で、P型MOSFET（PMOS）とN型MOSFET（NMOS）を相補的に利用します。必ず片方だけがONになるので、待機している間に流れるのはわずかなリーク電流だけで、電力の大半は状態が切り替わるときに使います。消費電力を決めるのは、素子の数より動いた回数です。

2つの型を直列に並べ、必ず片方だけをONにする

CMOSインバーターの2つの状態

上にp型、下にn型を並べて同じ入力をつなぐと、必ず片方だけが閉じます。出力は電源かGNDのどちらか一方につながり、電源からGNDまでの道はどちらの状態でも途切れています。

MOSFETは、ゲートにかけた電圧でソースとドレインの間を開閉するスイッチです。ゲートに正の電圧をかけるとONになるn型と、負の側でONになるp型の2つの型があります。

CMOSは、この2つを上下に直列へ並べて使います。上にp型、下にn型を置き、両方のゲートへ同じ入力をつなぐと、入力がどちらへ振れても必ず片方だけがONになります。入力電圧によってNMOSとPMOSのどちらかが相補的にONしている¹状態で、相補的とは、片方がONになればもう片方は必ずOFFになるという意味です。入力が論理0ならn型はOFF、p型はONで、出力は電源電圧VCC、つまり論理1になります²。

いちばん単純な回路は、p型MOSFETとn型MOSFET各1個で構成し、入力値を反転して出力するCMOSインバーターです³。

待機中はリーク電流だけが流れ、電力の大半は切り替えで使う

この構造がもたらす結果が、CMOSが本流になった理由そのものです。PMOSやNMOS単体のデバイスと異なり、CMOSでは状態が変化したときだけ電流が流れ、静止時の電流はごくわずかなため、消費電力の小さい論理回路が実現できます⁴。CMOSは現在のLSI技術の本流です。

ごくわずかとはいえ、待機中もゼロではありません。静的な消費電力は非常に小さく、その中身はリーク電流です²。拡散層と基板の間の逆バイアスのリークがその源で、Texas Instrumentsは、多くのCMOSのデータシートがICCの最大値を10〜40 µAの範囲で規定しているとしています。この値は、単純なインバーターのモデルに入らない回路が使う静的な電流も含めた数字です。

動いている間の電力は、切り替えの途中に流れる過渡的な電力と、出力につながる容量を充放電する電力の和です。高い周波数で切り替えるほど、この動的な電力が全体の中で大きくなります。だからCMOSの消費電力は、載っている素子の数より、動いた回数でおおむね決まります。休んでいるブロックの電力は、そこにあるだけならごくわずかです。

論理振幅が電源電圧と同じなのでノイズに強く、電源電圧の低電圧化にも有利で、現在のディジタルVLSIはほとんどがCMOS回路です¹。バイポーラトランジスタとCMOSを同一チップ上に作ったBiCMOSは、バイポーラの高速性と高い電流駆動能力をCMOSの低消費電力と同時に生かせます。74シリーズなどの標準ロジックによく使われます。

切り替えの途中だけ、両方が半開きになって貫通電流が流れる

入力電圧と貫通電流（5V電源の例）

5V電源の例では、p型がONの範囲とn型がONの範囲が1Vから4Vで重なります。入力がこの範囲を通る間だけ、両方が半開きになって電源からGNDへ貫通電流が流れます。

例外は切り替えの途中で、ここが実務で消費電力を左右します。入力が低い状態から高い状態へ移る途中には、どちらも半開きのままになる電圧の範囲があります。5V電源の例では、入力が1Vから4Vの間でNMOSとPMOSの両方がONしている状態になり、電源からGNDへ貫通電流が流れます¹。

この貫通電流は、出力を切り替える働きとは別に消費されます。入力の変化が遅いほどその範囲に留まる時間が長くなり、無駄が増えるので、デジタル回路では信号をなるべく速く切り替える設計にします。同じ回数を切り替えるなら、速く切り替えるほうが貫通電流のぶんだけ省電力になります。

n型とp型の性能差は寸法で釣り合わせ、積むと材料から選び直せる

横並びと積層でのn型・p型の揃え方

横並びではn型を小さめ、p型を大きめに作って釣り合わせます。上下に積むと層ごとに別の材料を使え、試作ではGeのp型の上にInGaAsのn型を30 nm程度の精度で重ねました。

組にして使う以上、2つの性能が揃っていることが望ましくなります。片方だけ弱ければ、その方向の切り替えだけが遅くなるからです。

ところが材料の側に、もともと差があります。材料固有の特性差があるため、シリコンを使った従来のプレーナ型CMOSではn型FETを小さめに、p型FETを大きめに作ることでバランスを取っていました⁵。この手が使える前提は、n型とp型が平面上に横並びに並ぶことで、プレーナ型からGAAFETに至るまで、CMOSは常にこの2次元構造を前提としてきました。

だからCFETのように上下へ積む構造では、この宿題が形を変えて戻ってきます。上下に積むと、横幅で寸法を釣り合わせる手が使いにくくなるためです。産総研は、n型FETとp型FETを縦に積むと、同じ面積で理論的には2倍の素子密度を実現できるとしています。CMOSという組み方はそのまま残り、揃え方だけを作り直すことになります。

積むことは、揃え方の自由度も広げます。産総研は2013年、GeのpMOSFETとInGaAsのnMOSFETを絶縁膜を介して上下に積層し、CMOSインバーターを試作して動作を確かめました³。GeとInGaAsの層を分けたので層ごとの作製工程を別々に最適化しやすくなり、適切なしきい値電圧を保ちながら移動度を最大化できたとしています。上下のMOSFETは30 nm程度の精度で位置合わせでき、上部のnMOSFETを作るときの最高温度は350 ℃に抑えました。インバーターは電源電圧1 Vはもとより0.2 Vでも動作し、産総研は詳細を2013年6月11〜13日に京都市で開かれる2013 VLSI Technologyシンポジウムで発表するとしていました。寸法で釣り合わせていた差を、材料の選び分けで埋める道筋です。

よくある質問（FAQ）

CMOSとは何ですか？

Complementary Metal-Oxide Semiconductorの略で、P型MOSFETとN型MOSFETを相補的に利用する半導体デバイスの略称です。

「相補的」とはどういう意味ですか？

どちらか一方だけがONになる、という意味です。入力電圧によって、NMOSとPMOSのいずれかが相補的にONしています。入力が落ち着いている間、開いているのは片方だけです。

消費電力が小さいのはなぜですか？

電源からGNDまでの道が途切れているためです。CMOS回路は状態が変化したときに電流が流れ、静止時の電流は拡散層と基板の間などのリークによるごくわずかな量です。

電力を使うのはいつですか？

主に状態が切り替わるときです。入力が途中の電圧を通過する間は両方のトランジスタが半開きになって電源からGNDへ貫通電流が流れ、出力につながる容量の充放電にも電力を使います。

ノイズには強いのですか？

強いです。CMOSの論理振幅は電源電圧と同じなのでノイズに強く、電源電圧の低電圧化にも有利です。現在のディジタルVLSIは、ほとんどがCMOS回路です。

インバータとは何ですか？

入力を反転して出力する、最も単純なCMOS回路です。p型MOSFETとn型MOSFET各1個で構成します。

n型とp型の性能は揃うのですか？

寸法で釣り合わせます。材料固有の特性差があるため、従来のプレーナ型CMOSではn型を小さめ、p型を大きめに作ることでバランスを取ってきました。上下に積む構造では、層ごとに別の材料を選んで揃える試作もあります。

比較・違いを学ぶ

MOSFETとは── CMOSを組み立てる部品の側

出典

5件を表示

1
立命館大学：オープンコースウェア集積デバイス工学（6）ritsumei.ac.jp a b c
2
Texas Instruments：CMOS Power Consumption and Cpd Calculation（SCAA035B）ti.com a b
3
産業技術総合研究所：GeとInGaAsを用いたCMOSインバーターの動作を実証aist.go.jp a b
4
東京エレクトロン：用語集「CMOS」tel.co.jp ↩
5
産業技術総合研究所：CFET（相補型電界効果トランジスタ）とは？aist.go.jp ↩