逐次3D集積とは
逐次3D集積とは、下層の素子をコンタクトまで作り終え、その上へ半導体の薄い層を転写し、上層の素子を作る方式です。 トランジスタを縦に重ねる方法は2つあり、もう一方のモノリシック3Dと違って、下の層を一度完成させてから層を貼るので、上下を貫く深い穴を一度に開ける必要がありません。その代わり、上層の工程は下層の素子が耐えられる500℃前後以下で行う必要があり、層の間の結線が実効容量を増やします。
下層をコンタクトまで完成させてから薄い層を貼り、上層を作る
Section titled “下層をコンタクトまで完成させてから薄い層を貼り、上層を作る”逐次CFETは複数の工程ブロックで構成されます。下層の素子をコンタクトまで作り、ウェーハ接合と層転写で均一な半導体の層を用意し、その上にゲートを結んだ上層の素子を作ります1。
imecは、両層をそれぞれ従来どおりの工程で作れ、既存の加工技術を使えること1をこの方式の利点としています。n型とp型で別のチャネル材料や結晶方位を選べること1も利点で、例えばnMOSにSiの(100)面、pMOSに(110)面を使えます。層ごとに作り方を最適化できることが、この方式を選ぶ理由です。
層は低温Smart Cutで切り出し、ドナーウェーハは再利用する
Section titled “層は低温Smart Cutで切り出し、ドナーウェーハは再利用する”SOITECの低温Smart Cutの工程では、設計したバルクのドナーウェーハを使って、低温で薄層を切り出せます1。ドナーウェーハを再利用できるため、研削とエッチバックで薄くする方法と比べてコストの面で有利です。この層転写は、SOI基板で薄層を切り出す技術の系譜にあります。
貼り合わせの工程は、ハイブリッド接合と同じ技術を使います。imecが接合に使う250℃2の接合後アニールも、次に述べる熱予算の範囲に収まる温度です。
上層の熱予算は500℃前後以下で、900℃のゲートスタックは使えない
Section titled “上層の熱予算は500℃前後以下で、900℃のゲートスタックは使えない”下層にはすでに完成した素子があるので、上層を作るときの熱は下層の劣化を避ける範囲に収めます。逐次CFETの層転写と上層の工程の熱予算は、500℃前後以下に制限されます1。標準的なゲートスタックの信頼性には900℃前後の熱工程が必要なので、上層のゲートはその温度を使わない別の作り方で組みます。
低い温度は上層の素子の特性にも出ます。imecの報告では、低温キュアを最適化する前は電子移動度が低下しましたが、キュア条件を最適化してSiチャネルの結晶品質を上げることで、移動度の低下が回復しました1。
VLSI 2022では、FinFETの上にFD-SOIを逐次で積んだ
Section titled “VLSI 2022では、FinFETの上にFD-SOIを逐次で積んだ”VLSI 2022では、2つの結果が発表されました1。4トラック設計のPPACと、CMOS FinFETの上に3D逐次でFD-SOIを積層した実証です。標準セルの高さは4T以下で設計され、トラック数が減るほど、同じ機能を狭い幅へ収められます。
ロジックの外でも、この作り方が使われています。ソニーセミコンダクタソリューションズの2層トランジスタ画素は、フォトダイオードを作った層の上に2層目のシリコンを貼り、その層に画素トランジスタを作る順次積層で作られます。Sonyの技術者はIEDM 2021の論文で、この製造に要る新しい工程技術として熱に安定な貼り合わせと深いコンタクトを挙げています。
代わりに払うのは、熱予算と実効容量
Section titled “代わりに払うのは、熱予算と実効容量”逐次方式なら両層を通常の工程で作れ、層ごとに材料と結晶方位を選べます。その代わり、層転写の分だけ工程が増え、上層の熱予算は500℃前後が上限になり、ゲートスタックの作り方もその温度で成り立つ形に変える必要があります。
imecは、実効容量が増えること1を逐次方式の弱点としています。層の間を結ぶ構造が増える分、充放電の負担も増え、速度が下がります。画素でも層を貫く結線の容量が課題で、テキサスA&M大学の研究者のレビュー論文は、多数の深いコンタクトが電荷を電圧に変える部分（FD）の容量を増やし、変換利得を下げると整理しています。Sonyは層をつなぐ接続を埋め込み型に変え、2023年のIISWでFDの容量を46%減らしたとしています。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”逐次3D集積とは何ですか？
下層の素子をコンタクトまで作り終え、その上へ半導体の薄い層を転写し、上層の素子を作る方式です。
モノリシック3Dと何が異なりますか？
途中で層を貼るかどうかです。モノリシックは1枚のウェーハ上でエピ成長だけで積み、逐次はウェーハ接合と層転写を挟みます。
利点は何ですか？
両層をそれぞれ通常の工程で作れる点です。n型とp型で別のチャネル材料や結晶方位も選べ、例えばnMOSにSiの(100)面、pMOSに(110)面を使えます。
熱の条件はどうですか？
層転写と上層の工程の熱予算は500℃前後以下に制限されます。下層の素子が耐えられる上限です。
通常のゲート工程は何度ですか？
標準的なゲートスタックの信頼性には、900℃前後の熱工程が必要です。上層ではこの温度を使えないので、別の作り方が要ります。
層はどう転写しますか？
SOITECの低温Smart Cutの工程を使うと、低温で薄層を切り出し、ドナーウェーハを再利用できます。研削とエッチバックで薄くする方法よりコストの面で有利です。
弱点は何ですか？
実効容量が増えます。層の間の結線が増えるためです。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- モノリシック3Dとは── 層転写を省くもう一方の道
- 熱予算とは── 500℃ という上限の意味
- ウェーハ・ツー・ウェーハ接合とは── 層転写を支える接合の工程
- SOI基板とは── 薄層を切り出す技術の系譜