ゲートスタックとは

THEME 03 トランジスタ形成 · 集積の作り込みGate Stack

← 02THEME 03 トランジスタ形成04 →

ゲートスタックとは、チャネルの上に積むゲート絶縁膜から電極までの層の組み合わせです。 先端CMOSでは、界面層、high-k膜、仕事関数金属、充填金属という順で積みます。

かつてはSiO2とポリシリコンの2層で済んでいましたが、いまは4層以上が必要です。2層だけでは、容量、しきい値電圧、抵抗という3つの要求を同時に満たせなくなったからです。

ポリシリコンは空乏化し、その容量が直列に入って結合を弱める

ポリシリコンゲートとメタルゲート

ポリシリコンは高濃度にドーピングしても空乏化するため、その空乏層容量がゲート絶縁膜容量と直列に入ります。メタルゲートにすると、この直列分が消えます。

ポリシリコンゲートでは、ポリシリコンが高濃度にドーピングされていても空乏化するため、ゲート絶縁膜の容量にポリシリコンの空乏層容量が直列に加わります¹。その分、ゲートとチャネルの実効的な容量結合が弱くなります。

この問題は、high-k技術とともに採用されたメタルゲート技術で解消されました。金属にすればこの空乏層が消え、同じ物理膜厚でも直列分が消えた分だけ容量の側で得をします。EOTを薄くするために、絶縁膜だけでなく電極も替えたことになります。

容量、しきい値電圧、抵抗を、下から順に別の層が受け持つ

4層の積み順と役割

チャネルの上に界面層、high-k膜、仕事関数金属、充填金属の順に積みます。界面層とhigh-k膜が容量を、仕事関数金属がしきい値電圧を、充填金属が抵抗を受け持ちます。

中国科学院微電子研究所のグループが2017年に公開した22nm PMOSでは、ダミーゲートのポリSiと酸化膜を除去した後、約8Å厚の界面層の上にALDで20ÅのHfO2層を成膜し²、その上のメタルゲートをALD TiN、PVD Ti、CVD TiN、ALD Wの4層で構成しています。

下の2層が容量を作ります。そのすぐ上のTiNが仕事関数金属として、しきい値電圧を決めます。さらに上のTiとWは、ゲート配線としての抵抗を下げる役割です。

順序は一通りです。容量を作る層がチャネル側に、抵抗を下げる層が外側にあります。ゲート溝が狭いほど、同じ層数を同じ順序で入れる難度が上がります。

1000℃級の熱工程を避けるため、ゲートを最後に作る

産総研の資料は、イオン注入と活性化アニールを高温1000℃以上、メタルゲートを低温450℃以下³の工程としています。先に金属とhigh-k膜を作ると、あとから来る1000℃級の熱工程を通ることになります。

同資料は、Gate-First（Poly-Si Gate）ではソース・ドレインの熱工程のためにメタルゲート／high-kを適用しにくいことを挙げ、Gate-Last（Metal-Gate/High-k）を「最重要技術」としています。置換メタルゲートは、このスタックを作るための工程順です。

ナノシートでは、浮いたシートの裏側まで同じ順序で回り込ませる

同資料が示すナノシートGAAのフローでは、ダミーゲートを除去してゲート溝内にSi/SiGe積層を露出させ、SiGeを選択エッチしてナノシートを浮かせたあと、同じ溝からMetal-GateとHigh-k膜を埋め込みます。チャネルリリースの直後に、このスタックが入ります。

平面トランジスタのように上から被せる形ではなく、浮いたシートの裏側まで同じ順序で回り込ませることになります。シートの隙間の寸法が、各層に許される厚さの上限になります。

多層にすれば役を分けられ、そのぶん工程と調整が増える

ゲートスタックを多層にすると、容量、しきい値電圧、抵抗をそれぞれ別の層に割り当てられます。かわりに、層の数だけ成膜工程が増え、狭い溝に順序どおり入れる難しさと、層どうしの反応で実効仕事関数が変わることへの調整が必要になります。プロセス担当は、溝の幅ごとにこの積層が収まるかを見積もります。

よくある質問（FAQ）

ゲートスタックとは何ですか？

チャネルの上に積む、ゲート絶縁膜から電極までの層の組み合わせです。先端CMOSでは界面層、high-k膜、仕事関数金属、充填金属という順で積みます。

それぞれの層は何をしますか？

界面層とhigh-k膜がゲート絶縁膜容量を作り、仕事関数金属がしきい値電圧を置き、充填金属がゲート配線としての抵抗を下げます。

なぜポリシリコンから金属へ移ったのですか？

ポリシリコンは高濃度にドーピングしても空乏化するので、ゲート絶縁膜の容量にポリシリコンの空乏層容量が直列に加わり、実効的な容量結合が弱くなります。この問題はメタルゲートで解消されます。

実際の層構成の例はありますか？

中国科学院微電子研究所のグループが2017年に公開した22nm PMOSでは、約8Å厚の界面層の上へALDで20ÅのHfO2層を成膜し、その上をALD TiN、PVD Ti、CVD TiN、ALD Wの4層で構成しています。

なぜゲートを最後に作るのですか？

産総研の公開資料は、イオン注入と活性化アニールを高温1000℃以上、メタルゲートを低温450℃以下として並べています。先に金属とhigh-k膜を作ると、あとから来る1000℃級の熱工程を通ることになります。

順序を入れ替えられますか？

層ごとに役を割り当ててあるため、順序は一通りです。容量を作る層がチャネル側に、抵抗を下げる層が外側にあります。ゲート溝が狭いほど、同じ順序で入れる難度が上がります。

ナノシートGAAでは何が変わりますか？

シートの周囲と層のあいだに回り込ませて成膜します。ダミーゲートを除去してチャネルリリースを行った後、同じゲート溝からメタルゲートとhigh-k膜を埋め込みます。

比較・違いを学ぶ

置換メタルゲート（RMG）とは── このスタックを入れる溝を作る工程
EOT（等価酸化膜厚）とは── このスタックの容量を1つの厚さで表す指標

出典

3件を表示