DTCO（設計と技術の協調最適化）とは

THEME 03 トランジスタ形成 · 集積の作り込みDesign-Technology Co-Optimization

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DTCO（設計と技術の協調最適化）とは、回路設計とプロセス技術を開発の初期から一緒に最適化し、性能、電力効率、トランジスタ密度、コストを改善する¹取り組みです。 imecによると、10nm世代以降は寸法の縮小だけでは効果が小さくなり、設計側の工夫を組み合わせる必要が出てきました。

論文でセル高さやトラック数、フィン本数の議論が出てくるのは、それがこの取り組みの一部だからです。

10nm世代から、寸法の縮小を設計の工夫で補っている

imecによると、半導体の各世代は長いあいだ寸法の縮小だけで電力・性能・面積・コストの改善を得てきましたが、ここ15年ほどは縮小の効果が小さくなっています²。10nm世代からは、技術と設計の両方の知見を組み合わせるDTCOが、寸法の縮小を補っています。

DTCOの時代には、トラック高さの削減と構造上のスケーリングブースターが導入され、標準セルとSRAMを非常に小さくできるようになりました。スケーリングブースターの例が、自己整合ゲートコンタクト、メタルゲートカット、スーパービアです。

トラック数を6.5から4.5に減らすと、面積は30%以上減る

トラック数を減らしたセル

主流の標準セルは7〜12トラックで、スケーリングブースターを使うと6、5、4.5トラックまで減らせる可能性があります。5nmのデザインルールでは、6.5トラックから4.5トラックにすると面積が30%以上減ります。

imecによると、自己整合ゲートコンタクトや埋め込み電源配線などのスケーリングブースターは、トラック数（M2ピッチの本数）を減らして標準セルの高さを縮めます³。セル高さは配線トラックの本数で表します。主流の技術の標準セルは7〜12トラックで、スケーリングブースターによって6、5、さらに4.5トラックまで減らせる可能性があります。imecは、5nmのデザインルールでトラック高さを6.5から4.5に減らすと、30%を超える面積削減が得られることを示しています。

TSMCは7nm世代でフィンを局所的に減らした

TSMCの16nm世代では、標準セルごとに3本のフィンを並べる全体共通のフィングリッドを使っていました。同社は7nm世代で局所的なフィングリッドを導入し、少ないフィン本数で寄生抵抗と寄生容量を最小にできる柔軟性を作りました。TSMCは、7nm世代が10nm世代と比べてロジック密度で1.6倍を超え、速度が約20%上がり、電力が約40%下がったとしています。

DTCOでは、プロセスと設計の研究開発チームが開発の初期から協力し、単純な縮小を超える構造の工夫を探します。効果の大きい改善項目を見つけたら、製造歩留まりを保ちながら、プロセスウィンドウの限界まで繰り返し検討します。対象はロジック、SRAM、アナログ、I/Oなど全体に及び、FinFETのフィン本数はこの検討で決まる項目の1つです。

4.5トラックのセルは、配線の余裕を失う

DTCOでセルを小さくすると、配線の余裕が減ります。imecの記事によると、4.5トラックのセルでは各配線層のビア接続の密度が高くなり、セル内部の配線が非常に難しくなります。トラック数を減らすには、スーパービアのような新しい構造と、それを作るプロセス開発が必要になります。

3nm以降は、焦点がシステム全体のSTCOへ移る

imecは、3nm以降の世代では、SoC全体への配線や電源供給まで考えるとセル単位のDTCOの効果は頭打ちになると予想しています。そのため焦点はシステム単位の最適化に移り、DTCOはSTCO（システム・技術協調最適化）の方向に発展しています。STCOは、SoCをいくつかのサブシステムに分けて別々に作り、つなぎ直す考え方です。

imecは、さらに改善を得るにはDTCOとSTCOが必要⁴だとしています。電源配線をウェーハの裏側に移す裏面電源供給は、DTCOとSTCOの両方で検討されている例です。

よくある質問（FAQ）

DTCOとは何ですか？

回路設計とプロセス技術を一緒に最適化して、性能、電力効率、トランジスタ密度、コストを改善する取り組みです。

いつから必要になりましたか？

10nm世代以降です。imecによると、寸法の縮小だけでは効果が小さくなり、DTCOで補うようになりました。

具体的にはどんな方法がありますか？

トラック数を減らして標準セルを低くする方法や、TSMCが7nm世代で行ったフィン本数の削減があります。自己整合ゲートコンタクトや埋め込み電源配線は、トラック数を減らすための構造です。

どれくらいの効果がありますか？

imecの検討では、5nmのデザインルールでトラック高さを6.5から4.5に減らすと、30%を超える面積削減が得られます。

STCOとの違いは何ですか？

DTCOはロジックセルやSRAMの単位で設計とプロセスを最適化し、STCOはSoCを複数の部分に分けて作り、つなぎ直すシステム単位の最適化です。

論文ではどんな形で出てきますか？

セル高さ、トラック数、フィン本数、ゲートピッチと配線ピッチの組み合わせなど、面積と性能をどう両立させたかの説明として出てきます。

比較・違いを学ぶ

セル高さ（トラック数）とは── トラック数でセルの高さを表す方法
PPA（電力・性能・面積）とは── DTCOが改善を目指す3つの指標
裏面電源供給とは── 電源配線をウェーハの裏側に移す構造

出典

4件を表示

1
TSMC：What is DTCO?: An Introduction to Design-Technology Co-Optimization（2022年6月）tsmc.com ↩
2
imec：A 3D technology toolbox in support of system-technology co-optimization（2019年7月）imec-int.com ↩
3
imec：The SuperVia: a promising scaling booster for the (sub-)3nm technology node（2018年11月）imec-int.com ↩
4
imec：CMOS scalingimec-int.com ↩