裏面電源供給とは
裏面電源供給とは、電源を配る配線網をウェーハの裏側へ移し、表側には信号の配線だけを残す構成です。 同じ配線層で場所を取り合っていた電源と信号を、表と裏に分けます。
配線が細くなるほど、電源と信号の配線は同じ層で場所を奪い合い、電源の通り道で失う電圧も大きくなります。表側に配線を足しても解消しにくいため、電源網ごと裏側へ移す構成が開発されています。
電源配線は配線資源の20%を食い、電子は15〜20層を下る
Section titled “電源配線は配線資源の20%を食い、電子は15〜20層を下る”電源の配線はBEOLの配線資源の少なくとも20%を占めるようになりました1。標準セルの端と内部を走る電源・接地レールも面積を取り、セル高さの縮小を妨げています。
電子の道のりも長くなっています。パッケージからトランジスタまで、電子はBEOLの15〜20層を通り、トランジスタに近い層ほど配線が細く抵抗が高くなります。この道中で下がる電圧がIRドロップです。電圧レギュレータからトランジスタまでの電力損失は、10%以内に収まるよう設計します。裏面電源供給は、この道のりそのものをなくします。
imecとArmは2019年のIEDMで、Armの設計規則で作ったCPUを対象にシミュレーションを行いました。従来の表面給電、埋め込み電源レールと表面給電の組み合わせ、ナノTSVが埋め込み電源レールへ着地する裏面給電の3通りを比べると、IRドロップは表面給電に対して前者で約1.7分の1、裏面給電で約7分の1になりました。
裏からの電源は、埋め込み電源レールとナノTSVで受け取る
Section titled “裏からの電源は、埋め込み電源レールとナノTSVで受け取る”埋め込み電源レール（BPR）は、トランジスタより下、一部はシリコン基板の中、一部はSTIの酸化膜の中に埋め込む金属線です。従来はBEOLで標準セルの端に作っていた電源・接地レールの役目を引き継ぎます。imecの工程では、STIの後にSiキャップ層へ溝を掘り、酸化膜ライナーと金属で埋め、金属をリセスして誘電体で蓋をします。典型的な寸法は幅約30nm、ピッチ約100nmです。
金属をFEOLに入れるので、その後の高温工程を通すことになります。imecはWやRuのような高融点金属で埋め込み電源レールを作り、後続のFEOL工程の間は蓋をしたまま通して、前工程の汚染を避けました。熱バジェットの上限から、使える配線材料はここで大きく絞られます。
ナノTSV（nTSV）は、薄くした裏面から掘って、この電源レールの先端に着地させる細いTSVです。imecの試験構造では深さ約320nm、ピッチ200nmで、標準セルの面積を削らずに入っています。
貼り合わせと薄化が加わり、裏面の露光は10nm以下で合わせる
Section titled “貼り合わせと薄化が加わり、裏面の露光は10nm以下で合わせる”表面側のトランジスタと配線を作り終えたら、ウェーハを裏返し、活性面をキャリアウェーハへ貼り合わせます。imecはSiCN同士を室温で融着し、その後250℃でポストボンドアニールを行っています。キャリアを貼ってから薄くするので、ウェーハは後工程まで形を保てます。
次が薄化です。研削、CMP、ドライエッチング、ウェットエッチングを順に組み合わせ、あらかじめ入れておいたSiGe層で止めます。最後のウェットエッチングは高い選択比でSiGe層に止まり、続いてSiGe自体をSiに対して高選択比の薬液で除去します。imecはこの方法で、全膜厚のばらつきを40nm以下に抑えました。
貼り合わせるとウェーハは歪みます。その歪んだ裏面から、表側の電源レールに10nm以下の精度で合わせる露光が必要です。imecは貼り合わせ技術の改良と高度な露光補正を組み合わせ、ナノTSVのオーバーレイ誤差を10nm以下にしました。通常のアライメント補正だけでは届かない精度です。
貼り合わせたウェーハを薄くする難しさは、ウェーハ永久接合を使う3次元実装でも挙がっています。東京エレクトロンは、ウェーハ永久接合を使う3次元実装について、研削時の応力、研削後の膜剥がれ、エッジトリミング領域の拡大による有効チップ数の減少を歩留まり低下の懸念とし、研削に代わる方法としてレーザ剥離技術を開発しました2。この技術で裏面の研削・研磨・薬液エッチングを置き換えると、研削を使う従来の薄化工程に比べて純水の使用量を90%以上減らせるとしています。
裏面加工の前後で測ると、FinFETの劣化はほぼ出なかった
Section titled “裏面加工の前後で測ると、FinFETの劣化はほぼ出なかった”imecはVLSI 2021で、ゲート長20nm以上のSiチャネルFinFETを薄化とナノTSV加工の前後で測った結果を報告しました。劣化はpMOSの駆動電流がわずかに下がっただけで、nMOSは移動度と駆動能力が最大15%上がり、BTIは加工前と同等でした。このときの薄化後のシリコン厚さは20〜370nmです。
翌年に報告された、埋め込み電源レールへ着地する構成でも、貼り合わせ、薄化、深さ約320nmのナノTSV加工の後でFinFETは加工前の性能を保ちました。条件は、最後にアニールを1回入れることです。
ナノTSVのピッチ、材料、薄化の厚さが設計の3つの選択肢
Section titled “ナノTSVのピッチ、材料、薄化の厚さが設計の3つの選択肢”imecとArmはVLSI 2023で、imecのA14ナノシートPDKにArmの64ビット高性能プロセッサブロックを実装し、電力損失の上限を35mV（公称電源電圧の10%）としてIRドロップを比べました。
1つ目はナノTSVのピッチです。裏面給電では、電源を取る間隔であるナノTSVピッチを4〜6µmまで広げても目標を満たしました。表面給電の2案は、電源網のピッチをかなり詰めてようやく目標に届き、その分プロセッサの性能が落ちました。ピッチを詰めれば余裕は増えますが、面積と工程が増えます。
2つ目は材料です。ナノTSVをWからRuに替えるとビア抵抗が下がり、IRドロップがさらに23%下がりました。Ru配線で線抵抗が下がるのと同じ理由です。
3つ目は薄化後の厚さです。薄くするほどナノTSVは短くなり、ビア抵抗が下がります。その代わり、熱を横へ拡散していたシリコンが減ります。imecは自己発熱への影響を懸念として挙げ、裏面の金属配線が横方向の熱拡散を担えばある程度相殺できるという初期の解析結果を示しています。
同じ検討で、裏面給電は表面給電に比べて周波数が6%上がり、面積が16%減り、消費エネルギーは同等でした。埋め込み電源レールと表面給電の組み合わせと比べると、周波数2%向上、面積8%削減、エネルギー2%削減です。代わりに、埋め込み電源レールの形成、貼り合わせ、極端な薄化、ナノTSV加工という工程がまとめて加わり、歩留まりとコストの負担が増えます。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”裏面電源供給とは何ですか？
電源を配る配線網をウェーハの裏側へ移し、表側には信号の配線だけを残す構成です。imecは、今は構造を支えているだけのシリコン裏面へ電源網を移せば、電子がBEOLの複雑な積層を通らずに標準セルへ届くとしています。
どれだけIRドロップが下がりますか？
Armの設計規則で作ったCPUを対象にしたimecとArmの解析では、従来の表面給電に対し、埋め込み電源レールと表面給電の組み合わせで約1.7分の1、埋め込み電源レールとナノTSVによる裏面給電で約7分の1になりました。
埋め込み電源レールとは何ですか？
トランジスタより下、一部はシリコン基板の中、一部はSTIの酸化膜の中に埋まる金属線です。imecの流れでは幅が約30nm、ピッチが約100nmで、従来はBEOLで標準セルの端に作っていた電源・接地レールの役目を引き継ぎます。
なぜ高融点金属を使うのですか？
金属をFEOLへ入れる以上、後から来る高温工程を通るためです。imecはWやRuのような高融点金属で埋め込み電源レールを作り、後続のFEOL工程の間は蓋をしたまま通して前工程の汚染を避けました。
薄化はどこまで進めるのですか？
imecはSiGe層をエッチングストップに使い、研削・CMP・ドライとウェットのエッチングを組み合わせて全膜厚のばらつきを40nm以下に抑えました。VLSI 2021で報告した検討では、薄化後のシリコン厚さは20〜370nmでした。
貼り合わせの歪みは露光の合わせ精度を悪化させますか？
悪化させます。貼り合わせは活性ウェーハを必ず歪ませます。imecは貼り合わせ技術の進歩と高度な露光補正を併用し、ナノTSVのオーバーレイ誤差を10nm以下まで下げました。
代わりに何が必要になりますか？
埋め込み電源レールの形成、貼り合わせ、極端な薄化、ナノTSVの加工が加わります。東京エレクトロンは、ウェーハ永久接合を使う3次元実装の薄化について、研削時の応力、研削後の膜剥がれ、エッジトリミング領域の拡大による有効チップ数の減少といった歩留まり低下の懸念を挙げています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- TSV（シリコン貫通電極）とは── 同じ縦穴でも、深さと径がナノTSVより一桁以上大きい
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- 1imec：Backside power deliveryimec-int.com ↩
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