BTI（バイアス温度不安定性）とは
BTI（Bias Temperature Instability、バイアス温度不安定性）とは、ゲートに電圧をかけ続けたトランジスタのしきい値電圧が、時間とともに動いていく現象です。 素子は動き続け、壊れる代わりに特性がずれていきます。回路の設計はしきい値電圧が出荷時のまま保たれることを前提に組まれているので、BTIはこの前提を少しずつ崩します。良い界面には約900℃の熱処理が要り、3D逐次積層の上段では600℃を超える工程が使えないことが、BTI対策の制約になります。
捕まった電荷がしきい値をずらし、回路を遅くする
Section titled “捕まった電荷がしきい値をずらし、回路を遅くする”MOSFETのしきい値電圧は、その素子が「開き始める」電圧です。BTIは典型的には、デバイスのしきい値電圧が少しずつ上がり、ドレイン電流が減る形で現れます1。原因は、ゲート絶縁膜の中とSiチャネルとの界面にある欠陥が、チャネルを流れるキャリアを捕まえることにあるとされています。ゲートに電圧をかけている間、電荷が捕獲され、あるいは新しい欠陥が生成されます。捕まった電荷は外から見ればゲートの電圧に足し引きされるため、しきい値がずれます。温度が高いほど速く進み、高温は既存のSi-H結合を弱めるのでNBTIをさらに悪化させます2。
しきい値がずれれば駆動電流が減り、駆動電流が減れば信号の伝搬が遅くなります3。同じ入力に対して流れる電流が変わり、段の遅延が伸びるので、回路が設計した速度で動かなくなった時点で、その製品は寿命に達します。TDDBはある瞬間に導通してしまう故障で、BTIは速度の余裕を少しずつ削る劣化です。だから設計では、最初から劣化ぶんの余裕を積んでおきます。
NBTIとPBTIは、欠陥の居場所が別
Section titled “NBTIとPBTIは、欠陥の居場所が別”BTIはゲート電圧の極性でNBTIとPBTIの2つに分かれます。名前は1文字違いでも、劣化を起こす欠陥の居場所は別です。正のオン状態ゲート電圧で動くn型デバイスでは、high-k誘電体の中の電子トラップが主たる懸念になり、p型デバイスではSiO2界面層そのものの中のホールトラップと界面欠陥がNBTIの原因になります1。
現行のhigh-k/メタルゲート技術では、ナノメートル厚のSiO2界面層が広いバンドギャップのおかげでトンネル障壁として働き、電子の捕獲を減らしてPBTIを良くしています。同じ薄い界面層が、n型では守り手として働き、p型では劣化の当事者になります。この層をどう作るかが、両方の答えを同時に決めます。
欠陥がどの層にあるかは、測り方で見分けられます。imecはGaN-on-SiのMOS-HEMTで、high-k膜の厚さを変えたときのしきい値のずれの応答と、容量測定、シミュレーションから、電荷を捕まえる場所を区別しています4。このデバイスでは、高いストレス電圧で時間と電圧のべき乗則に従ってしきい値が大きくずれ、約300mVで飽和しました。
界面の歪みを緩めるために、約900℃の熱処理が入る
Section titled “界面の歪みを緩めるために、約900℃の熱処理が入る”欠陥の最有力候補はhydroxyl-E’センターです。SiO2の中でSi-O-Si結合がSi-O-H構造に変わる欠陥で1、あとに未終端のSiダングリングボンドが残ります。この欠陥は伸びたSi-O-Si結合のところにできやすく、その伸びはシリコンとSiO2の格子不整合から生じる機械的な歪みによるものとされています。
歪みが欠陥の前駆体を作っているのなら、歪みを緩めればよいことになり、実験の観測もこれと合います。NBTI信頼性は、酸化膜を700℃を超える温度で成長させるか、その温度にさらして初めて改善しはじめ、これは界面の歪み緩和が始まるとされる温度域と一致します。
そのため量産の工程には熱が入ります。現行のCMOS製造では約900℃のアニールが典型的に行われ、しばしば「リライアビリティアニール」と呼ばれます。信頼性のためだけに入る熱処理が、工程の中に居場所を持っています。
3D逐次積層の上段は600℃まで、その熱を原子状水素で肩代わりする
Section titled “3D逐次積層の上段は600℃まで、その熱を原子状水素で肩代わりする”ムーアの法則を延ばす方法として提案されている3D逐次積層では、上段を作る工程で600℃を超える高温の工程が使えません1。それより熱くすると、すでにある下段のトランジスタと配線を劣化させるためです。界面には約900℃が要るのに使える上限は600℃で、信頼性の要求と構造の要求が正面からぶつかります。
imecは、熱の代わりに原子状水素H*を使う方法を報告しています。SiO2を原子状水素に直接さらして欠陥を効率よく終端する方法で、100〜300℃というはるかに低い温度で働くとしています。600℃で成長させたSiO2界面層へ100℃でH*をあてると900℃参照層と同等かわずかに上回る品質になり、曝露温度を600℃の上限よりはるかに低い300℃まで上げると、酸化膜の品質は900℃参照層を明確に上回りました。この反応の活性化エネルギーは0.21eVと見積もられ、imecは低熱履歴のフローに適するとしています。
H*が肩代わりしているのは温度そのものより、温度が果たしていた欠陥の終端という役割です。600℃という上限を守ったまま、同じ目的を果たせます。
測り方しだいで、ずれの大半は戻ってしまう
Section titled “測り方しだいで、ずれの大半は戻ってしまう”BTIのずれは、ストレスを止めると一部が元に戻ります。SiCのMOSデバイスを調べたウィーン工科大学のRescherの博士論文は、抽出したしきい値のずれの大半が完全に回復する成分から来ており、ずれを計算する基準点やタイミングといった、ストレスと関係のない測定条件に強く左右されるとしています5。そのうえで、前処理を加えた測定なら、産業で使う典型的な時間の範囲で、遅延や回復時間にほとんど左右されずに恒久成分を取り出せると提案しています。
測定の手順も結果の一部です。130nm T-Gate PDSOI PMOSFETの評価では、Agilent B1500半導体パラメータアナライザで、準DCのストレス・測定・ストレス（SMS）法を使ってNBTIのストレスをかけています2。ストレスの前後にVd＝−0.1 VでId-Vg曲線を測り、しきい値電圧は最大相互コンダクタンス法で抽出しています。
寿命は、しきい値のずれに引いた線で決まる
Section titled “寿命は、しきい値のずれに引いた線で決まる”BTIの寿命は、しきい値のずれ量に判定基準の線を引いて測ります。同じPMOSFETでは、ゲートストレスを−1.8／−2.0／−2.2V、温度を100／125／150℃と振り、途中で区切りながら合計3000秒のストレスをかけました。しきい値ずれの時間べき乗指数としてn＝0.28が抽出され、判定基準を「125℃・通常動作電圧で、しきい値電圧が100mVずれるまでの時間」として外挿した寿命は、VG＝−1.2V、125℃で約18.7年です2。SOIデバイスでは埋め込み酸化膜があるため、NBTIのストレスのもとで自己発熱が起き、チャネル温度が上がります。
18.7という数字そのものより、基準を100mVに引いたから18.7年になった関係のほうが大事です。判定基準を50mVに引けば寿命は短くなり、150mVに引けば長くなります。TDDBと同じで、BTIの寿命も判定基準と外挿の指数をそろえて初めて比較の対象になります。
High-k化の効果は、界面の作り方で決まる
Section titled “High-k化の効果は、界面の作り方で決まる”ゲート絶縁膜をHigh-k材料へ替えると、同じ働きを厚い膜で得られ、膜の中の電界は下がります。しかしhigh-k膜と下地シリコンの間には必ず界面層が入り、その界面層がPBTIの守り手でありNBTIの当事者でもあります。High-k化の効果を実際に受け取れるかどうかは、界面をどう作れるかに掛かっています。材料を替える判断は、そのまま界面の作り込みの課題になり、BTIはゲートスタック全体の作り方を測る尺度です。
関連するデータ・ツール
Section titled “関連するデータ・ツール”よくある質問（FAQ）
Section titled “よくある質問（FAQ）”BTIとは何ですか？
ゲートに電圧をかけ続けたトランジスタのしきい値電圧が、時間とともに動いていく現象です。典型的には、しきい値電圧が少しずつ上がり、ドレイン電流が減ります。温度が高いほど速く進みます。
素子は壊れるのですか？
素子は動き続けます。進むのは特性のずれで、同じ入力に対して流れる電流が変わり、段の遅延が伸びます。回路が設計した速度で動かなくなった時点で、その製品は寿命に達します。
NBTIとPBTIの違いは何ですか？
劣化を起こす欠陥の居場所が違います。p型デバイスのNBTIはSiO2界面層そのものの中のホールトラップと界面欠陥が原因で、正のゲート電圧で動くn型デバイスのPBTIではhigh-k誘電体中の電子トラップが主な懸念です。
欠陥の正体はわかっているのですか？
Si-O-Si結合がSi-O-H構造になるhydroxyl-E'センターが最有力候補です。SiとSiO2の格子不整合による歪みで伸びたSi-O-Si結合のところにできやすいとされています。
なぜ高温の熱処理を入れるのですか？
界面の歪みを緩めるためです。NBTI信頼性は、酸化膜を700℃を超える温度で成長させるか、その温度にさらして初めて改善しはじめ、この温度域は界面の歪み緩和が始まる温度域と一致します。現行のCMOS工程では約900℃の「リライアビリティアニール」が典型的に行われます。
高温を使える工程には上限がありますか？
あります。3D逐次積層で上段を作るときは、下段のトランジスタと配線を劣化させるため、600℃を超える工程は使えません。約900℃のアニールを前提にできなくなります。
対策はありますか？
imecは原子状水素H*による欠陥の終端を報告しています。600℃で成長させたSiO2界面層へ300℃でH*をあてると、酸化膜の品質は900℃参照層を明確に上回りました。この反応の活性化エネルギーは0.21eVと見積もられています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- TDDB（経時絶縁破壊）とは── ある瞬間に導通してしまう側の劣化
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- 2PMC：NBTI degradation and its impact on PDSOI PMOSFETpmc.ncbi.nlm.nih.gov abc
- 3arXiv：Reliability of MOSFETsarxiv.org ↩
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