IDDQテストとは

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IDDQ テストとは、CMOS が静止しているときに電源から流れ込む電流を測り、その大きさで欠陥品を選び分ける手法です。 論理の出力よりも、電流そのものを相手にします。欠陥があれば機能が止まるはずですが、短絡やリークの経路は、論理が正しく動いたまま潜んでいることがあります。この手法の効き目を決めるのは、良品の静止電流がどれだけ小さく、そろっているかです。

静止時のCMOSは微少リークしか流さないので、欠陥の電流が浮き上がる

IDDQテストは、物理欠陥によって引き起こされる異常電流を検出して不良を選別します¹。CMOS回路では、静止状態で流れるのが微少リーク電流だけという性質を利用します。静かな背景があるから、異常が浮き上がります。

故障モードには開放・短絡・リーク電流増大があります²。このうち短絡とリークは、静止電流の側にまっすぐ出てきます。CMOSで設計したVLSIでは、IDDQテストは開放、短絡、ブリッジといった物理欠陥の検出に高い効果を上げてきました³。

テキサス大学エルパソ校の学位論文は、よくある製造欠陥の多くで電流が桁違いに増えて10⁻⁵ Aを超え、容易に検出できるとしています⁴。この論文はパッケージのRLCの影響を含むベンチマーク回路をSPICEで解析し、3通りの電圧での無欠陥回路3つに加えて、欠陥を入れた回路450個を計算しました。さらに、ゲートの種類ごとに流れるIDDQを見て、どの種類のゲートに欠陥があるかを特定する故障位置推定の方法も示しています。

回路規模が上がると、良品のリークに差が埋もれる

規模の壁

小規模の回路では良品と欠陥品の電流が一本のしきい値で分かれます。規模が上がると良品の総合リーク電流が上がり、欠陥品との差が埋もれます。

回路規模が大きくなるに従い、総合リーク電流は大きくなります。良品でも流れる量が増えるので、欠陥品との差は相対的に小さくなり、一本のしきい値で切る手が通らなくなります。そのため、IDDQ-Ratio方式やΔIDDQ方式も採用されています¹。絶対値で切る代わりに、比や差で切り分ける方式です。

絶対値のしきい値は、ロットや温度が移ると引き直しが要ります。比や差で切れば、その分の引き直しを減らせます。

IDDQ-Ratio方式は試料どうしを、ΔIDDQ方式はベクタどうしを比べる

IDDQ-Ratio方式の分散図

同じテストベクタで2つの試料が流す電流を1点ずつ打ち、その分散図からサンプル間のプロセス変動を検出します。

IDDQ-Ratio方式では¹、X軸にサンプル1、Y軸にサンプル2を取り、テストベクタ毎の電源電流測定値をプロットします。その分散図から、サンプル間のプロセス変動を検出します。ばらつきの分を共通成分として落とし、残った差を見比べる考え方です。

ΔIDDQ方式のグラフ

テストベクタを切り替えるたびの電流の差を並べ、良品の差の範囲と比べます。範囲から外れたベクタで、IDDQ異常を検出します。

ΔIDDQ方式では¹、被測定デバイスについて、X軸にテストベクタ番号、Y軸にテストベクタ間での電源電流の差分をグラフにし、良品のグラフと比べてIDDQ異常の有無を検出します。電流の絶対値ではなく、ベクタを変えたときの変化を見る方式です。

アナログや混載の回路向けに、電流センサをチップに載せる研究がある

IDDQテストが強いのはデジタルのCMOSです。アナログ回路のテストは、用途ごとに設計が違うため、なお難しい課題として残っています³。データ変換器（ADCなど）のような混載の回路は、アナログとデジタルの機能が同じ基板に載るので、さらに難しくなります。

ルイジアナ州立大学の博士論文は、アナログ・混載回路をチップ上で試験する内蔵電流センサ（BICS）を設計し、0.5 μmと1.5 μmのnウェルCMOSプロセスで試作して評価しました。静止電流の試験に発振と過渡電流の試験を組み合わせ、チップ上の多数の製造欠陥を割り出す方法も示しています。

最終検査の全数選別で、初期故障の取り残しを減らす

ルネサスは、最終検査で電気的特性の検査を全数について行っています。予め設定した品質に届かなかった品を検出して除去するためにスクリーニングを実施し、そのデータを品質改善に役立てています。

初期故障には、選別工程で取り除けなかった潜在故障が含まれ、使用開始後の温度や電圧などのストレスで短時間のうちに顕在化します。IDDQテストは、この取り残しを減らす手の一つです。バーンインスクリーニングも同じ取り残しを相手にします。

しきい値を厳しくすると、取り残しは減り良品を弾く

静止電流で切れば、論理が動いたままの欠陥まで拾えます。その代わり、回路規模が大きくなるほど良品の背景が上がり、切り分けの余裕が細ります。比や差で切る方式へ移れば規模の壁を越えられますが、比べるための試料とデータが余計に要ります。しきい値を厳しくすれば取り残しは減る一方、良品を弾く過剰検出が増えて歩留まりを削ります。

よくある質問（FAQ）

IDDQ テストとは何ですか？

物理欠陥によって引き起こされる異常電流を検出して、不良を選別する手法です。CMOSが静止しているときに電源から流れ込む電流を測ります。

なぜ電流で欠陥が分かるのですか？

CMOS回路の静止状態で流れるのは微少リーク電流だけなので、欠陥が作る異常電流が背景から浮き上がります。よくある製造欠陥では電流が桁違いに増えるとする研究もあります。

機能テストとは何が異なりますか？

機能テストは出力の論理値を見比べます。IDDQテストは電源から流れ込む電流の大きさを測るので、論理が正しく動いたまま潜む短絡やリークの経路も拾えます。

どんな欠陥を拾えますか？

静止状態でも電流の通り道を作る欠陥です。故障モードのうち短絡とリーク電流増大は静止電流にまっすぐ出て、CMOSのVLSIでは開放、短絡、ブリッジ欠陥の検出に効果を上げてきました。

規模が大きいときはどうなりますか？

回路規模が大きくなるに従い、総合リーク電流が大きくなります。良品の背景そのものが上がり、一本のしきい値では欠陥品と分けにくくなります。

その対策は何ですか？

IDDQ-Ratio方式やΔIDDQ方式も採用されています。絶対値で切る代わりに、試料どうしの比やテストベクタ間の差で切り分けます。

IDDQ-Ratio 方式とは何ですか？

X軸にサンプル1、Y軸にサンプル2を取り、テストベクタ毎の電源電流測定値をプロットして、分散図からサンプル間のプロセス変動を検出する方式です。

比較・違いを学ぶ

故障モデルとは── テストの前提になる型
バーンインスクリーニングとは── 取り残しを減らす別の手
既知良品ダイとは── 選別の到達点
欠陥密度とは── 拾う相手の量

出典

4件を表示

1
日本半導体製造装置協会（SEAJ）：半導体製造装置用語集（検査：Test）seaj.or.jp a b c d
2
ルネサスエレクトロニクス：半導体信頼性ハンドブック（R51ZZ0001JJ0250）renesas.com ↩
3
ルイジアナ州立大学：アナログ・混載回路向け内蔵電流センサとIDDQテストの博士論文repository.lsu.edu a b
4
テキサス大学エルパソ校：IDDQによる故障検出と故障位置推定の学位論文scholarworks.utep.edu ↩