欠陥密度とは

THEME 05 検査・計測・歩留まり · 歩留まり管理Defect Density

← 04THEME 05 検査・計測・歩留まり06 →

欠陥密度とは、単位面積あたりに欠陥がいくつあるかを表す量です。 数え上げた個数を面積で割るので、チップの大きさが製品ごとに違っても、同じものさしで工程の出来ばえを比べられます。ただし同じ「欠陥密度」でも、検査で数えた値と、歩留まりから逆算した値は別物です。カリフォルニア大学バークレー校の工場ベンチマーク調査は、逆算した値がパラメトリック不良を含むすべての歩留まり損失を反映し、設計ルールの厳しさにも左右されるとしています。そのため、工場どうしを比べる前に、どちらの数字かを確かめる必要があります。

面積が指数に入るので、大きいチップほど歩留まりが下がる

半導体デバイスは製造の過程で、微小な異物、製造装置によるばらつき、寸法のばらつきなどによって、欠陥を確率的に内部へ抱え込みます¹。これを初期欠陥密度と呼び、選別と検査の工程で良品と不良品を分けます。良品の割合が歩留まりで、歩留まりが高いときは欠陥密度が低く、歩留まりが低いときは欠陥密度が高いという関係にあります。

ランダム欠陥の歩留まりは、欠陥密度D0、致命率θ、チップ面積Aの積を指数の肩に取る形²で表され、同じ量をクリティカルエリアAcで書き直す形もあります。面積が指数の中へ入る点が、この式の要です。欠陥密度が同じでも、面積の広いチップほど歩留まりは下がります。チップ面積と欠陥密度から歩留まりと売上を試算した例も、この関係の上に立っています。

同じ欠陥、違うチップサイズ

欠陥の数と位置は同じでも、1個のチップを大きく区切るほど、その中に欠陥を抱え込むチップの割合が増え、無傷で残るチップは減ります。

数えた欠陥のうち、不良につながるのはクリティカルエリアに落ちた一部

同じチップの上でも、欠陥が落ちる場所によって結果は変わります。パーティクルが1粒あるだけで不良になる場所をまとめた領域がクリティカルエリアで、その領域を洗い出して広さを求める作業をクリティカルエリアアナリシス（CAA）と呼びます。パーティクルによるパターン欠陥やチップの歩留まりはチップのパターン密度に左右されるため、レイアウトデータを解析してチップごとの欠陥確率と歩留まりを分析することが重要になります。

欠陥の大きさも結果を変えます。POF（Probability of Failure）は、あるサイズのパーティクルがチップを不良にする確率で、そのサイズのクリティカルエリアをチップ面積で割った形で表します。ウエイテッドクリティカルエリア（WCA）は、クリティカルエリアと欠陥サイズの分布確率の積の積分で、実効クリティカルエリアとも呼びます。クリティカルエリアはパーティクルのサイズとともに増え、欠陥サイズの分布確率は逆に減るため、その積は最小設計寸法を少し超えたあたりで極大値を持ちます。どの大きさの欠陥から先に潰すか、という優先順位がここから出てきます。

どの大きさの欠陥が効くか

クリティカルエリアは粒が大きいほど広がり、大きな粒ほど数は少なくなります。両者の積は最小設計寸法を少し超えたあたりで極大になり、どの大きさの欠陥から先に潰すかの目安になります。

歩留まりから逆算した欠陥密度は、すべての損失を含む

工場どうしを比べる場面では、欠陥密度を検査ではなく歩留まりから求めることがあります。カリフォルニア大学バークレー校の工場ベンチマーク調査は、各工場の主要なプロセスフローについて、報告されたダイ歩留まりとダイサイズをMurphyモデルに当てはめて欠陥密度を算出しました³。この値は、スポット欠陥とパラメトリックな問題を含むすべての歩留まり損失を反映しています。

調査チームは、製品の設計ルールの厳しさがダイ歩留まりに強く影響し、そのまま算出した欠陥密度にも響くとしています。参加工場の間の設計ルールの違いで欠陥密度を補正することはしていません。そのうえで、歩留まりと欠陥密度の指標では中小の工場も大規模工場と競り合っていたこと、新しいプロセスフローに旧世代の装置を使うと世界水準の欠陥密度に届くのがずっと難しくなりうることを挙げています。逆算した欠陥密度は工程の清浄さだけでなく、設計と装置の世代まで映す数字です。

ビアやコンタクトは、箇所の数で割って数える

ビアフェイラーレイト（Via Failure Rate）はビアの不良率で、通常はppb（10億分の1）で表記します。ビアの平均欠陥密度は、ビアの不良率とシングルビアの数の積で、一般にポアソン分布になります。ビアの密度が低いほど不良率は高くなる傾向があるとも言われています。

面積で割るか、箇所の数で割るかは、その工程の不良がどこで起きるかで選びます。パーティクルのように面へ落ちるものは面積で、ビアやコンタクトのように決まった箇所で失敗するものは箇所の数で数えると、対策の当たりを付けやすくなります。

工程で数を減らし、設計で影響を弱め、作った後で選別する

工程の側では、清浄度と管理で数そのものを減らします。クリーンルームと洗浄がその中心にあり、見つけるための工程が欠陥検査です。ADC（自動欠陥分類）は、欠陥画像をあらかじめ決めたルールで発生原因ごとに分け⁴、その結果を歩留まり管理システムや工場ホストへ上げて、欠陥の発生原因の追求と解析へ使います。密度を下げるには、まず何が何個あるのかを分けて数える必要があります。

設計の側では、同じ密度のままで影響を弱める手があります。デフェクトトレランスレイアウトは、工程のばらつきやランダムに出る欠陥へ、設計の段階から耐える力を持たせることです。ワイヤースプレッディングは、最小間隔で並んだ信号配線のスペースを広げてパーティクル欠陥の発生確率を下げる手法で、パーティクルのサイズの存在確率分布をxのマイナス3乗とすれば、スペースを倍にするとショートの起きる確率は4分の1になります。ワイヤーワイドニングは配線の幅を広げてオープンを抑える手法で、ダブルビアは同じノードへビアを2つ以上打って冗長性を持たせ、歩留まりを改善させる手法です。

配線間隔とクリティカルエリア

最小間隔の配線では、粒の中心が細い帯に落ちると両方の配線に届いて短絡します。間隔を倍にすると同じ大きさの粒では短絡せず、粒の大きさの分布をxのマイナス3乗とすれば、短絡の起きる確率は4分の1になります。

設計の手には代償があります。ワイヤースプレッディングはタイミングへ影響を与えるため、手を入れたあとにタイミングを見直す必要があります。ワイヤーワイドニングは広げすぎると配線容量が増え、その分だけ信号が遅れたり消費電流が増えたりすることがあります。デフェクトトレランスレイアウトは、レイアウトの自由度や使えるライブラリの部品数に上限を置き、レイアウトの複雑さを下げます。面積と速度と消費電流を差し出して、クリティカルエリアの狭さを買う取引です。

作った後で選別する手もあります。スクリーニングは、すでに出来上がった製品へ後から加える対策で、品質とコストの兼ね合いになります。ルネサスの信頼性ハンドブックは、本質的な対策を、製造段階で作り込んで欠陥率を下げること、または欠陥の影響を受けにくいレイアウトで設計することとし、それが品質の安定と歩留まりの向上につながるとしています¹。この順序が、歩留まり学習の優先順位そのものになります。

膜や界面の欠陥密度は、歩留まりの式とは別のものを数える

ロームは、SiCデバイスについて、ゲート絶縁膜界面とその近くにある点欠陥の密度は実用に耐える水準まで下がっているものの、Siデバイスのゲート絶縁膜と比べるとまだ高いとしています⁵。そこで作られる欠陥がバイアス不安定性を引き起こし、ゲート閾値電圧の変化やオン抵抗の増加へつながるとも述べています。光デバイスについては、活性層に転位や積層欠陥などの初期欠陥があると、それが電子と正孔を光を出さずに再結合させる非発光再結合中心になり、局所的な発熱の熱ストレスで転位が増殖するとしています。そのため活性層の中の欠陥密度を製造の段階から下げ、劣化を抑えられるデバイス設計にしているとしています。

ゲート絶縁膜の破壊は、絶縁膜の欠陥にもとづく絶縁耐圧の分布の状態と、潜在的な欠陥の密度に大きく左右されます⁶。この2つを定めるパラメータは非常に複雑で、ゲート電極の材料、膜厚、基板の欠陥、絶縁膜の作り方、クリーニング、汚染といった要素の影響を受けます。

これらの欠陥密度は、結晶や膜の中にある欠陥を数えた量で、歩留まりの式へ入る単位面積あたりの欠陥の数とは、測る相手が違います。何を、どの単位で数えた値なのかで、同じ語が別の量を指します。

よくある質問（FAQ）

欠陥密度とは何ですか？

単位面積あたりに欠陥がいくつあるかを表す量です。半導体デバイスは製造の過程で、微小な異物や製造装置によるばらつき、寸法のばらつきによって欠陥を確率的に内部へ抱え込み、これを初期欠陥密度と呼びます。

歩留まりとどう関係しますか？

逆の向きに動きます。歩留まりが高いときは欠陥密度が低く、歩留まりが低いときは欠陥密度が高いという関係にあります。

チップが大きいと不利になりますか？

不利になります。ランダム欠陥の歩留まりは、欠陥密度と致命率とチップ面積の積を指数の肩に取る形で表され、面積が指数の中へ入るため、同じ欠陥密度でも面積の広いチップほど歩留まりは下がります。

検査で数えた欠陥の数がそのまま欠陥密度になりますか？

致命率という別の見積もりが要ります。同じ式をクリティカルエリアで書き直すと、欠陥密度に致命率を掛けた量がチップ面積へ掛かるので、数えた欠陥のうち不良につながる割合をあらかじめ見積もる必要があります。

クリティカルエリアとは何ですか？

パーティクルが1粒あるだけで不良になる場所をまとめた領域です。それを洗い出して広さを求める作業をクリティカルエリアアナリシスと呼び、レイアウトデータを解析してチップごとの欠陥確率と歩留まりを分析することが重要になります。

面積あたり以外の数え方もありますか？

箇所の数で割る数え方もあります。ビアの不良率は通常ppbで表記し、ビアの平均欠陥密度はビアの不良率とシングルビアの数の積で、一般にポアソン分布になります。

結晶や膜の欠陥密度と同じものですか？

数えている対象が別です。ロームはバイアス不安定性の原因としてゲート絶縁膜の界面とその近くにある点欠陥の密度を挙げ、キオクシアは絶縁膜の破壊を左右する要因としてゲート絶縁膜が潜在的に持つ欠陥の密度を挙げています。歩留まりの式に入る欠陥密度とは、測る相手が違います。

比較・違いを学ぶ

歩留まり（イールド）とは── 結果として出てくる良品の割合で、欠陥密度はその結果を左右する側の量です
歩留まり学習とは── 欠陥密度を下げにいく手順そのものです

出典

7件を表示

1
ルネサスエレクトロニクス：半導体信頼性ハンドブックrenesas.com a b
2
電子情報技術産業協会（JEITA）：DFM（製造性考慮設計）用語集semicon.jeita.or.jp ↩
3
カリフォルニア大学バークレー校 D. Hodges 研究室：半導体工場のベンチマーク調査（ESSDERC発表論文）people.eecs.berkeley.edu ↩
4
日本半導体製造装置協会（SEAJ）：半導体製造装置用語集（計測）seaj.or.jp ↩
5
ローム：品質・信頼性ハンドブックfscdn.rohm.com ↩
6
キオクシア：信頼性ハンドブックkioxia.com ↩
7
電子情報技術産業協会（JEITA）：DFM用語集の公開ページsemicon.jeita.or.jp