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歩留まりと売上、1層分の欠陥増で億ドル差｜TSMC規模で筆者試算、約6.8億ドル

ITRS（国際半導体技術ロードマップ）が2001年に示したMPU（マイクロプロセッサー）の例を、2024年のTSMCの出荷と売上に当てはめた筆者の試算では、1つの工程の欠陥のわずかな増加が年に億ドル単位の差になる。この例では、25あるマスク層のうち1層分の欠陥が増えるだけで、300 mmウェーハ1枚から取れる良品は約371個から約368個へ0.75%減る。TSMCの2024年の出荷枚数と売上に当てはめると、この差は約6.8億ドル分の売上に相当する。

ここでいう歩留まりとは、ウェーハ上の有効チップに占める良品チップの割合を指す。1層の寄与が0.75%と小さいのは、欠陥の許容量が多くの層に割り付けられ、その合計で良品の割合が決まるからだ。しかし、出荷枚数が多いので、金額は大きくなる。歩留まりの定義と、欠陥マップから原因を探す入口は歩留まりと欠陥マップの入門にまとめた。

良品の割合は、チップ面積と欠陥密度で決まる

Section titled “良品の割合は、チップ面積と欠陥密度で決まる”

2001年のITRSの歩留まり向上の章は1、ランダムな欠陥で決まる歩留まりを、チップ面積、電気的な欠陥密度D0D_0、クラスター係数から負の二項分布のモデルで計算する。同じ章の欠陥目標の計算表は、MPUの例としてチップ面積140 mm²、マスク層25、D0D_0を1 m²あたり1,356個、ランダムな欠陥で決まる歩留まりを83.0%と置く。1マスク層あたりの欠陥は1 m²あたり54個だ。この例を、以下の試算の根拠にする。

以下は、この例の数字を使った筆者の計算だ。欠陥の固まりを考えないポアソン分布で近似すると、面積1.40 cm²とD0D_0 0.1356個/cm²から歩留まりは82.7%になり、ITRSの83.0%とほぼ合う。直径300 mmのウェーハに140 mm²のチップを並べると、ウェーハ面積をチップ面積で割った数から、外周で欠ける分としてπ×直径÷2×チップ面積\pi\times\text{直径}\div\sqrt{2\times\text{チップ面積}}を引く近似式で約449個が載る。スクライブ幅は含めていない。良品はその82.7%で約371個だ。

1マスク層分の欠陥が増えると、良品は0.75%減る

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ある1つのマスク層で欠陥が倍になり、D0D_0が1 m²あたり54個増えたとする。同じ近似で計算すると、歩留まりは82.7%から82.1%へ0.6ポイント下がり、ウェーハ1枚の良品は約371個から約368個へ0.75%減る。逆に、全部の層で欠陥を半分にできれば歩留まりは90.9%になり、良品は約408個へ10%増える。

300 mmウェーハ1枚あたりの良品チップ数を3本の横棒で示した図。ITRSの例では歩留まり82.7%で約371個、1マスク層分の欠陥が増えると82.1%で約368個、全層で欠陥が半分になると90.9%で約408個。
筆者の試算では、1マスク層分の欠陥増で良品は約3個減り、全層で欠陥を半分にすると約37個増える。

1層分の差がわずかに見えるのは、欠陥の許容量が多くの層に分けて割り付けられているからだ。製造は数百〜数千の工程からなり2、東京エレクトロンの解説は、1つの工程のばらつきが後の工程へ伝わって増えると説明する。ITRSの同じ章は、成膜、エッチング、CMP、洗浄などの装置ごとに、1回の処理で付けてよい粒子の数を割り付けている。歩留まりの改善は、こうした多数の小さな改善の合計になる。工程ごとの装置は工程別の装置と材料で確かめられる。

TSMCの規模に当てはめると、0.75%は年6.8億ドル相当になる

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TSMCの2024年の年次報告書によれば3、同年の連結売上は900.8億ドル、ウェーハ出荷は12インチ換算で1,290万枚だった。ここから計算すると、ウェーハ1枚あたりの売上は全ノードの平均で約6,980ドルになる。

良品の数で見れば、0.75%の減少はウェーハ出荷が0.75%減るのと同じだ。1,290万枚の0.75%は約9万7,000枚で、1枚6,980ドルを掛けると約6.8億ドルになる。全層で欠陥を半分にして良品が10%増える場合は、約90億ドルに相当する。ウェーハ1枚の売上を良品の数で割ったチップ1個あたりの額は、ITRSの例で約18.8ドルから約19.0ドルへ上がる。

歩留まり1ポイントの価値は、歩留まりが低いほど大きい

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良品の数は歩留まりに比例するので、歩留まりが1ポイント上がったときの良品の増え方は、元の歩留まりで1を割った割合になる。83%の工程なら約1.2%増え、立ち上げ期で50%の工程なら2%増える。歩留まりの立ち上げの途中にある工程ほど、1ポイントの改善で増える良品の割合が大きい。

チップが大きいほど、同じD0D_0でも歩留まりは低くなる。歩留まりの式で面積とD0D_0は掛け合わされるので、面積が2倍のチップは、D0D_0が2倍になったのと同じだけ歩留まりが下がる。大きなチップほど、欠陥密度を下げたときの良品の増え方も大きい。CMPの凹凸や傷が電気不良になる経路はCMPの凹凸が電気不良になる経路で扱っている。

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