良品ダイ（Known Good Die）とは

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良品ダイ（known good die）とは、パッケージへ入れる前の個片の状態で、良品であると十分な確からしさで保証されたチップです。 1つのパッケージへ複数のチップを載せる構成が広がり、切り出しただけのチップと区別する呼び方が要るようになりました。積んだ組の良品率は単体の良品率を枚数だけ掛けた値まで下がり、積んだ後の修理も難しくなります。そのため、積む前の選別にどこまで費用をかけるかが、HBMやチップレットの製造コストを左右します。

保証には信頼性まで含まれ、切り出しただけのチップとは別物

定義は信頼性も含めて品質保証されている半導体チップです¹。「信頼性も含めて」の一句が範囲を決めています。測った瞬間に規格どおり動くことに加えて、出荷後に使われる期間まで持ちこたえる見込みまで含みます。

形の上では、良品ダイも切り出しただけのチップも同じ個片です。個片化は、ウェーハ・PKGにおいて回路をパターニングしチップを形成した後に、チップを1つずつ切り出すための²ダイシングプロセスで、良否とは関係なく加工そのものを指します。パッケージング前のチップそのものはベアチップと呼び、良品ダイはそのうち品質保証が付いたものです。保証を付ける工程は、配線と成膜を経たウェーハを電気的に検査して良否判定をするウェーハテストです¹。

ベアチップを複数載せる構成自体は以前からあります。MCM（multi-chip module）は、複数のベアLSIチップを小型基板に表面実装したものです。2.5D実装はインターポーザを用いて複数の半導体チップを並列に配置する技術、3D実装は複数の半導体チップをパッケージ内で3次元方向に積層して実装する技術です。Siインターポーザは配線のみを作り込んだSiチップで、チップ上に複数のLSIを実装するSiPの実現手段の一つです。CoWoS（chip on wafer on substrate）は、ロジックダイ同士、あるいはロジックダイとDRAMモジュールを高密度に並べるインターポーザー式のパッケージ技術です。チップレットは、機能別にそれぞれ最適なテクノロジーノードで製造したチップをつなぎ、1つの機能を持つSoCを形成する技術です。いずれも複数の個片を1つの製品へまとめるので、すべてが良品ダイの保証水準に依存します。

16枚積むと、単体99%の良品率でも組は約85%まで下がる

積層枚数と組の良品率

組の良品率は単体の良品率を枚数だけ掛けた値です。単体99%のまま16枚積むと約85.1%まで下がり、単体を99.9%に上げれば同じ16枚でも約98.4%にとどまります。

1パッケージに1チップなら、パッケージ後に測って不良を落とせば済み、捨てるのはパッケージ1個分です。4個載せた製品で1個が不良なら、パッケージ全体が不良になり、残る3個の良品も一緒に捨てることになります。載せる個数が増えるほど、パッケージ後の歩留まりは掛け算で下がります。

積んだ組の全数が良品である確率は、単体の良品率を枚数だけ掛け合わせた値です。単体の良品率を99%と仮定して計算すると、8枚で約92.3%、12枚で約88.6%、16枚で約85.1%です。単体を99.9%へ上げると、同じ枚数で約99.2%、約98.8%、約98.4%になります。単体の良品率が0.9ポイント上がるだけで、16枚積みの組歩留まりは約85%から約98%へ移ります。積む枚数が増えるほど、この0.9ポイントの重みが増します。

HBMは複数のDRAMダイを積層して広い帯域を得るメモリで、良品ダイという言葉が最も切実に使われる製品です。製品化されているHBMで積層されているDRAMダイの層数は4層（4-Hi）以上で、8層（8-Hi）や12層（12-Hi）の製品が主流です³。2026年には16層（16-Hi）の製品化が加速するとみられています。積層したメモリダイの最下層にはベースロジックダイと呼ばれるロジックチップがあり、上の複数のDRAMチップと外部のプロセッサーの間のインターフェースを制御し、信号の増幅やエラー訂正を行います。DRAMダイが8層のHBMなら、良品であることを求められる個片はDRAMダイ8枚とベースロジックダイ1枚の計9枚です。

積んだ後は修理が極めて難しいので、積む前の選別に費用を払う

従来のDRAMは、パッケージング前に不良セルをテストしてリペア（冗長回路への切り替え）することが容易でした³。冗長回路は、あらかじめ余分に作っておいた行や列へ切り替えて不良セルを救うための予備の配線で、DRAMの歩留まりは長くこのビット救済に支えられてきました。

ところが、セル積層型の3D DRAMや、ハイブリッドボンディングで積層するチップ積層型では、一度多層化すると、中間の層にアクセスして修理することが極めて困難になります³。東京エレクトロンは、そのため既知の良品の選別精度をさらに高める必要があり、これが製造コストの上昇要因になるとしています。3DスタックドDRAMでは、各層のDRAMダイを極めて薄く削り、ダイを貫通した数千本のTSV（シリコン貫通電極）を介して上下のダイへ信号を伝えます。

積んだ後に救う手立てが細るほど、積む前の選別の取りこぼしがそのまま組全体の廃棄になります。一方で、測る項目を増やせばテスト時間が延び、費用は上がります。良品ダイの保証水準は、パッケージを捨てる損失と、選別に足す測定費用が釣り合う点で決まります。

測る機会は4回あり、良品ダイはそのうち積む前の合否を指す

積層する集積回路の4つの状態

良品ダイの選別は、DRAMダイを積む前のプリ・ボンドで行う測定です。DRAMダイ8枚とベースロジックダイ1枚の計9枚をつなぐTSVの導通は、積み終えたポスト・ボンドで初めて測れます。

積層する集積回路の状態には4つの名前があります。プリ・ボンドはチップが積層される前の状態²、ミッド・ボンドは3次元実装などの多段積層工程の途中段階、ポスト・ボンドはチップが積層された後の状態、ポスト・パッケージは端子の配線と樹脂封止の加工が済んだ製品完成の状態です。

良品ダイの選別は、このうちプリ・ボンドの測定にあたります。マイクロバンプやTSVの接合は積んだ後に初めて出来上がるので、その導通と信号品質を測れるのはポスト・ボンド以降です。プリ・ボンドの合否で言えるのは個片単体の良否までで、測る対象は段ごとに入れ替わります。良品ダイを集めて積んでも、ポスト・ボンドの合格はTSVやマイクロバンプの接合を含めて改めて測る対象です。

ウェーハの上で、針と温度とチップ内の回路を使って保証を上げる

測る場所はウェーハテストの段階で、プローバがチップの電極へ針を当て、テスタが測ります。高帯域幅メモリのように積層する製品では、この段階での保証水準が最終製品の歩留まりを左右します。プローバは、ウェーハ上のダイの電気的特性を試験するために、各ダイのパッドにプローブカードのニードル等を順次自動的に接触させるウェーハ位置決め装置です¹。テスタ（ATE：automated test equipment）は半導体及び電子部品実装ボードをテストする自動検査装置で、プローブカードはウェーハに形成されたLSIのボンディングパッドへ触れて電気信号を入出力する試験治具です。ウェーハを動かす装置、針を立てる治具、信号を作って測る装置という分担です。

針を当てて測るウェーハテストでは、測れる速度と項目に限りがあり、高速や高温での動作まで確かめたい場合は条件を作りにくくなります。それでも高速の測定はウェーハの段階で行われています。アドバンテストは、メモリテストシステムをSoC向けとは別のラインとして掲載しています。その1機種のT5835について⁴、同社は動作速度5.4GbpsまでのメモリICを対象に、パッケージテストから高速ウェーハテストまで対応するとしています。ファイナルテストの同時測定数は512／768、全体タイミング精度は±50psです。

温度条件もウェーハのままで作れます。ホットチャックは、ウェーハを測定する際に実装された状態を再現したり加速試験を行ったりするため、表面温度を設定する機能をもつウェーハチャックです。パッケージへ入れた後の温度を再現する目的と、故障を早める加速試験の目的の両方を担います。

外から当てる針が限られるぶんは、回路側で補います。DFT（design for testability）は、設計の最初の段階からテストのし易さを考慮して、LSIの回路構造の編成やテスト用回路の組み込みなどを行う設計手法です。BIST（built in self test）は、テストパターンを作る生成器、出力を圧縮する圧縮器、期待値と比べる比較器をチップ内部へ組み込み、自己テストを行う手法です。チップ自身に測らせるぶん、測定項目を増やせます。

合否の線引きを厳しくする手もあります。PAT（part average testing）は、規格の基準内であっても、測定値の分布の母集団から大きく離れた潜在的な不良品を選別する手法です。規格内で合格した個体のうち、集団の中心から離れたものを積む前に落とすので、測定項目を足すのと並ぶ、保証水準を上げるもう一つの方向になります。

初期不良は、ウェーハのまま焼いて落とす

バーンインは、高温と電圧をかけて動作させ続け、寿命の初期に壊れる個体を出荷前に選別する加速試験です。パッケージ後まで待たずにウェーハの段階で行えば、初期不良の個片を積む前に取り除けます。

Aehr Test SystemsのFOX-CPは、1枚のウェーハへ1回の接触でバーンインとテストを行う量産向けの装置で⁵、FOX-XPは1つのチャンバで最大18枚のウェーハを並列に試験します。Aehrは、数万本のピンを持つWaferPakコンタクタで各ウェーハに接触し、1回の挿入でウェーハ全面のテストとバーンインを行うとしています⁵。FOX-XPは個片化したダイやモジュールもDiePakキャリアで試験でき、1枚のバーンイン・テスト用ボードに数百個を載せられるとしています。

対応する試験は量産のバーンインスクリーニングと、HTOL、HTRB、HTGBの認定試験です。HTOLは high temperature operating life、HTRBは high temperature reverse bias、HTGBは high temperature gate bias の略で、いずれも高温を保ったまま動作や電圧をかけ続ける寿命試験です。用途として同社が挙げるのは、ロジック、メモリ、フォトニクスのデバイスのウェーハ全面の機能試験、ストレス、サイクル試験、バーンインです。デバイス自身の発熱や光のエネルギーによる熱も、温度を狭い範囲に保つ制御の対象にしています。良品ダイの保証水準と費用が正面からぶつかるのが、この工程です。

CoWでは良品ダイを選んで載せられ、WoWでは良品の位置の重なりが歩留まりを決める

CoWとWoWの違い

CoWでは判定済みの個片から不良を除き、良品だけを選んで載せられます。WoWではウェーハを丸ごと貼り合わせるので、どちらか一方の不良がある位置はすべて不良の組になります。

積み方によって、良品ダイを選ぶ余地そのものが変わります。CoW（chip on wafer）はウェーハにチップを積層し、後で分割する方式で、WoW（wafer on wafer）はウェーハを貼り合わせ、貫通電極を形成後、分割する方式です。CoWでは良品と判定済みのチップを選んで載せる余地があります。WoWではウェーハ同士を丸ごと貼り合わせるため、2枚のウェーハで良品の位置が重なる度合いが組の歩留まりを左右します。良品ダイという言葉が直接働くのは、CoWの側です。

よくある質問（FAQ）

良品ダイとは何ですか？

パッケージへ入れる前の個片の状態で、良品であると十分な確からしさで保証されたチップです。保証には信頼性まで含まれ、切り出しただけのチップと区別するための呼び方です。

なぜ個片で保証する必要があるのですか？

複数のチップを1つのパッケージへ載せる構成が増えたためです。4個載せて1個が不良なら、パッケージ全体が不良になり、残る3個の良品も捨てることになります。良品率が個数分だけ掛け算で下がるので、載せる前の保証が要ります。

ウェーハテストには限界があるのですか？

限界がある場合があります。ウェーハテストは針を当てて測るため、測れる速度と項目に限りがあり、高速動作や高温での動作まで保証したい場合はウェーハの状態では条件を作りにくくなります。

どうやって保証を高めますか？

ウェーハの段階で測る項目を増やし、必要ならウェーハバーンインで初期不良を落とします。規格内でも分布から外れた個体を落とすPATも使います。テスト時間が延びるぶん費用は上がるので、パッケージを捨てる損失と釣り合う水準を選びます。

どんな製品で重要になりますか？

高帯域幅メモリのようにチップを積層する製品と、複数のチップを1パッケージへ載せるチップレット構成の製品が代表です。載せる個数が増えるほど、1個あたりに要る保証の水準が上がります。

どこで測りますか？

ウェーハテストの段階です。プローバがチップの電極へ針を当て、テスタが測ります。アドバンテストは、メモリテストシステムをSoC向けとは別のラインとして掲載しています。

良品ダイと、切り出しただけのダイの差はどこにありますか？

品質保証を済ませたかどうかです。良品ダイは信頼性も含めて品質保証されている半導体チップで、個片化は回路を形成したウェーハからチップを1つずつ切り出すダイシングプロセスを指します。

積む枚数が増えると、要る良品率はどれくらい上がりますか？

組の全数が良品である確率は、単体の良品率を枚数だけ掛け合わせた値です。単体を99%と仮定すると8枚で約92.3%、12枚で約88.6%、16枚で約85.1%、99.9%なら約99.2%、約98.8%、約98.4%です。製品化されているHBMのDRAMダイ層数は4層以上で8層や12層が主流、2026年には16層の製品化が加速するとみられています。

積んだ後に不良が判明した場合、修理は可能ですか？

極めて困難です。従来のDRAMはパッケージング前に不良セルをテストして冗長回路へ切り替えることが容易でしたが、一度多層化すると中間の層にアクセスして修理することが極めて困難になります。修理の余地が狭まるぶん、積む前の選別精度がそのまま費用に響きます。

ウェーハのままで高温の試験を行えますか？

行えます。ホットチャックは、実装された状態の再現や加速試験のために表面温度を設定できるウェーハチャックです。Aehr Test SystemsのFOX-XPは、1つのチャンバで最大18枚のウェーハを並列に試験します。

測る機会は何回ありますか？

積層する集積回路には、プリ・ボンド（積層される前）、ミッド・ボンド（多段積層工程の途中段階）、ポスト・ボンド（積層された後）、ポスト・パッケージ（端子の配線と樹脂封止が済んだ製品完成の状態）の4つの状態があります。良品ダイの選別は、このうちプリ・ボンドの測定にあたります。

CoWとWoWで、良品ダイの意味は同じですか？

選べる余地に差があります。CoWはウェーハにチップを積層して後で分割する方式で、良品と判定済みのチップを選んで載せられます。WoWはウェーハを貼り合わせ、貫通電極を形成してから分割する方式で、2枚のウェーハの良品位置が重なる度合いが歩留まりを左右します。

ウェーハテストで測れる速度はどれくらいですか？

アドバンテストのメモリテストシステムT5835は、動作速度5.4GbpsまでのメモリICを対象に、パッケージテストから高速ウェーハテストまで対応するとしています。ファイナルテストの同時測定数は512／768、全体タイミング精度は±50psです。

比較・違いを学ぶ

半導体テストとスクリーニング── 工程としてのテスト
先端パッケージング── 積層とつなぎ目の全体像

出典

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1
SEAJ：半導体製造装置用語集検査（Test）seaj.or.jp a b c
2
SEAJ：半導体製造装置用語集組立（Assembly）seaj.or.jp a b
3
東京エレクトロン：TELESCOPE magazine サイエンスリポート「AIの進化を支える3D DRAM技術の最前線」（2026年4月）tel.co.jp a b c
4
アドバンテスト：T5835advantest.com ↩
5
Aehr Test Systems：Productsaehr.com a b