チップレットとは

THEME 06 後工程・パッケージ · 後工程・先進パッケージングChiplet

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チップレットとは、1チップに集積していた大規模な回路をあえて複数の小さなチップへ分け、それらをつなぐ基板の上に載せて1つのパッケージに収める技術です。長いあいだ集積回路は、より多くの機能をより小さな1枚のダイへ載せる方向に進み、システムLSI（SoC）はその到達点でした。チップレットはその向きを逆にして、1枚に載せていたものを分け、1つのパッケージの中へ近づけて並べてつなぎ直します。

分ける理由は2つあります。1個の面積を縮めて歩留まりを上げることと、機能ごとに工程を選べることです。そのかわり、ダイ同士をつなぐ設計と、組む前の良品選別が新しい仕事になります。

大きなダイほど、1つの欠陥で捨てる面積が増える

同じ製造技術で作るかぎり、欠陥の混入は同じ水準のままです。それでもチップ面積が大きいほど不良チップが生まれる頻度は高くなり、歩留まりが下がります¹。一部に不良が出ただけでもチップ全体が不良になるので、大きく作るほど1つの欠陥で捨てる面積が増えます。これが分割の動機です。

arm communityの資料による試算では、あるサーバー用チップの回路全体を1チップで作ると777mm²になり、4個に個片化すると各213mm²になります。分割したチップは、インターポーザと呼ぶチップレット間をつなぐ基板の上に載せます。

	1チップで作る	4個に分ける
面積	777 mm²	各 213 mm²
量産初期の歩留まり	4%	21%
量産成熟期の歩留まり	26%	59%
ウェーハ1枚から取れる数	69個	273個
成熟期の良品（4個で1構成として換算）	69 × 26% = 17個	273 × 59% ÷ 4 = 40個

成熟期の良品は17個と40個で、同じウェーハ1枚から商品として出せる数に2倍以上の開きが出ます。

同じウェーハから、出せる数が2倍以上変わります

欠陥の混入は同じ水準のままで、差は1個の面積だけです。それだけで、同じウェーハから商品として出せる数が2倍以上変わります。

日清紡マイクロデバイスの試算も同じ向きです。巨大な1チップで取れる良品は12個にとどまり、4分割したチップレットで構成すると21個の良品が取れるので、生産量は1.75倍、コストは良品数に反比例して約57%になるとしています²。

成熟ノードで足りる回路まで、最先端で作らなくてよくなる

1チップにまとめると、成熟ノードで足りる回路まで最先端で作ることになります。チップレットなら、成熟ノードで足りるブロックを低コストのプロセスで作り、最先端で作ったチップレットと組み合わせられます²。

日立製作所は、高性能CPUコアには3nmなど微細な先端ノードが望ましい一方、入出力（I/O）やアナログ回路は安定した製造ができる22nmや28nmといった成熟ノードのほうが特性・コスト面で有利³だとしています。どの回路をどのプロセスノードで作るかを、チップレットごとに決められます。

AMDは2018年に、「Zen 2」CPUコアを7nm、チップの入出力部分を成熟した14nmで作る⁴と発表しました。同じ電力でより多くのCPUコアが載り、従来のモノリシック設計より費用対効果の高い製造になるとしています。

全部を最先端で作らなくてよくなります

1チップにまとめると、成熟ノードで足りる回路まで最先端の値段で作ることになります。分ければ機能ごとに選べます。そのかわり、つなぐ設計と良品の選別という仕事が新たに生まれます。

代償は、ダイ間をつなぐ設計と良品の選別

機能ごとにダイを分けると適したプロセスを選びやすくなる一方で、ダイ同士をつなぐ配線や実装の設計は難しくなります⁵。1枚のダイの中なら配線を引くだけで済んだものが、別々のダイの間では、パッケージの中でダイ同士を物理的につなぎ直す仕事になります。

分割の利点は、良品のチップレットだけを選んで組むことから来ています。裏を返せば、組む前に良品かどうかを見分ける工程が、この方式の前提条件です。経済産業省の事前検討書は⁶、有識者の指摘として、プロセスとチップテストを含めたトータルコストで見れば平面（モノリシック）でのチップ作製に強みがある可能性を挙げ、これまでのSiPなどの課題であるKGD（Known Good Die、良品ダイ）問題を改めて分析したうえでの提案を期待するとしています。

他社のチップレットを組むには、つなぎ方の標準が要る

分ければ、自社で全部作らなくてもよくなります。他社のチップレットを買ってきて自社の設計に組み込むには、つなぎ方が揃っている必要があります。そのための業界標準がUCIeで、パッケージ内で複数のチップをつなぐための標準規格です。世界的に見れば、大手10企業がUCIeという団体を組織して規格の策定を始めています⁷。

工程の区分も動いています。チップレットには前工程的な要素と後工程的な要素の両方があるため、その工程は中工程と呼ばれるようになりました⁸。前工程・後工程という区分そのものを、この技術が押し広げています。

よくある質問（FAQ）

チップレットとは何ですか？

1チップに集積していた大規模な回路をあえて複数の小さなチップに個片化し、インターポーザと呼ぶチップレット間をつなぐ基板の上に載せて1パッケージに収める技術です。

なぜわざわざ分けるのですか？

歩留まりのためです。チップ面積が大きいほど不良チップが生まれる頻度が高くなり、歩留まりが下がります。チップの一部に不良が出ただけでも、チップ全体が不良になります。

歩留まりはどのくらい上がりますか？

あるサーバー用チップの試算では、1チップで作ると777mm²、4個に個片化すると各213mm²になり、歩留まりは量産初期に4%から21%へ、量産成熟期に26%から59%へ上がります。

取れる数はどう変わりますか？

量産成熟期にウェーハ1枚から得られる良品は、1チップ化で69×26% = 17個、チップレット化で273×59%÷4 = 40個です。商品化できるチップ数に2倍以上の開きが出ます。

歩留まり以外の利点はありますか？

機能ごとに工程を選べます。日立製作所は、高性能CPUコアには3nmなど先端ノードが望ましく、I/Oやアナログ回路は22nmや28nmといった成熟ノードのほうが特性・コスト面で有利だとしています。

実際に使われていますか？

使われています。AMDは2018年に、Zen 2 CPUコアを7nm、チップの入出力部分を成熟した14nmで作るとし、従来のモノリシック設計より費用対効果の高い製造になるとしています。

代償は何ですか？

つなぐ設計と選別です。機能ごとにダイを分けると適したプロセスを選びやすくなる一方で、ダイ同士をつなぐ配線や実装の設計は難しくなります。経済産業省の事前検討書にも、有識者の指摘としてknown good die（良品ダイ）問題を改めて分析すべきという記述があります。

比較・違いを学ぶ

システムLSI（SoC）とは── 1枚のダイへまとめる、逆向きの方針

出典

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