3D DRAMとは
3D DRAMとは、DRAMのセルを縦方向へ積んで密度を上げる方向です。 NANDフラッシュは10年前に縦へ積む構造へ移り、いまでは200層を超えます。DRAMが平面に留まってきたのは、セルの中に体積を要する部品、キャパシタがあり、これが積層を妨げてきたからです。キャパシタを外す2T0Cセルは、蓄える電荷が小さい分を漏れ電流の小ささで補う設計で、成否はトランジスタのオフ電流と信頼性で決まります。
平面層を重ねるか、3D NANDのように一括で作り込むか
Section titled “平面層を重ねるか、3D NANDのように一括で作り込むか”積み方には、平面のセル層を重ねる2D積層と、3D NANDに着想を得た縦型トランジスタを一体で作り込む真の3D積層の2段階があります1。2D積層は完成した平面層をもう一度上へ作る形で、工程の繰り返し回数が層の数だけ増えます。真の3D積層は深い穴を一度に開けてから全層を同時に作るので、3D NANDと同じく、層を増やしても工程の回数はほぼ一定にとどまります。
メモリメーカーも複数の道を並べています。SK hynixは、いまの技術ノードの限界を越える選択肢として、縦型ゲートのセル方式、チップレットの考え方、3Dのセル積層構造などが提案されているとしています2。
キャパシタを外した2T0Cなら、セルはトランジスタ2個分の厚みになる
Section titled “キャパシタを外した2T0Cなら、セルはトランジスタ2個分の厚みになる”DRAMセルの大きなキャパシタは、スケーリングと3D集積の両方で足かせになります。深く掘るほど加工が難しく、高く積むほど上の層の平坦さが苦しくなるためです。
2T0Cは、書き込み用と読み出し用の薄膜トランジスタ2個でセルを組み、読み出し側の寄生容量を記憶ノードに使います。専用のキャパシタが消えるとセルの厚みは薄いトランジスタ2個分まで下がり、1層が薄いほど同じ高さに多くの層が入ります。
最初の実証はimecが2020年のIEDMで示した、IGZOの薄膜トランジスタ2個だけでキャパシタを持たないDRAMセルです3。素子は300mmウェーハで作られ、ゲート長は45nmまで縮められました。保持は400秒超で、従来のDRAMよりリフレッシュの頻度と消費電力を大きく下げられるとしています。ただしこの最初の実証は概念を示す段階で、トランジスタは保持を最大にする最適化をしておらず、書き換えに何回耐えるかの評価もまだでした。
電荷が小さくても保持できるのは、漏れる電流が桁で下がったから
Section titled “電荷が小さくても保持できるのは、漏れる電流が桁で下がったから”キャパシタを外すと蓄える電荷の量は小さくなりますが、漏れる電流が桁で小さいので成り立ちます。IGZOのような酸化物半導体は低温で成膜できて配線層の上へ載せられ、オフ電流も数桁小さく抑えられます。
抽出オフ電流は2020年の3×10⁻¹⁹ A/μmから2023年に3×10⁻²¹ A/μm未満へ下がり、保持は室温10,000秒、85℃で7,000秒へ伸びました1。この保持は一般的なDRAMのリフレッシュ間隔の約1,000倍です。漏れの経路はチャネルの中だけではありません。トランジスタの側壁を通る外因性の漏れの経路を抑えたセルでは、保持が4.5時間超まで伸びています。書き込みは2021年に10 ns未満に達し、耐久は10^11回超で実質無制限とされます。
段差に沿って付く薄いIGZOが、3D DRAMへの足がかりになる
Section titled “段差に沿って付く薄いIGZOが、3D DRAMへの足がかりになる”imecは、ALDで段差に沿って5nmの薄いIGZOチャネルを付けたトランジスタを動かし、3D DRAMの集積へ向けた足がかり1と位置づけています。IGZO層を5nmまで薄くした2T0Cセルでは、酸素の通り道と酸素アニールの工程が要らなくなり、工程の流れが簡単になりました。
加工の面では、RIEを使うと損傷を抑えたまま100nm未満の寸法でパターンを作れ、セルの面積をさらに減らせます。
寿命を縮める主因はPBTIで、水素が絡む
Section titled “寿命を縮める主因はPBTIで、水素が絡む”n型のIGZOトランジスタが劣化する主な仕組みは正バイアス温度不安定性（PBTI）で、しきい値電圧が望まない方向へ動き、ドレイン電流が下がる形で現れます。imecは、PBTIへの水素の寄与を、半導体業界にはあまりなじみのない気がかりな問題としています1。
imecのチームは複数の劣化の仕組みを1つのモデルにまとめ、狙った動作条件でのIGZOトランジスタの寿命を予測できるようにしました。その予測では、ゲート絶縁膜を薄くすると故障までの予測時間を約20日から約1年へ伸ばせます3。
2024年に長期ロードマップへ入り、300mmウェーハの工程へ移りつつある
Section titled “2024年に長期ロードマップへ入り、300mmウェーハの工程へ移りつつある”2T0C IGZO-DRAMは、Yole Intelligenceの2024年報告で長期DRAM技術ロードマップへ加えられました。ゲート長を14 nmまで縮めても100秒超の保持を保ち1、300mmウェーハでBEOLに適合する工程も示されています。研究の段階から、量産の寸法と基板サイズで語られる段階へ移りつつあり、残るのは層数と歩留まりをどこで釣り合わせるかという判断です。
薄いセルは漏れの小ささに、一括加工は深い穴の精度に頼る
Section titled “薄いセルは漏れの小ささに、一括加工は深い穴の精度に頼る”キャパシタを外せばセルは薄くなり、層を多く積めます。その代わり蓄える電荷が小さくなるため、漏れの小ささに全面的に頼ることになります。縦型で一括に作れば工程の回数は抑えられますが、深い穴を上から下まで同じ寸法で開ける加工が要ります。層数を増やすほど、1つの欠陥が奪う容量も大きくなります。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”3D DRAM とは何ですか？
DRAMのセルを縦方向へ積んで密度を上げる方向です。平面のセル層を重ねる段階と、縦型トランジスタを一括で作り込む段階があります。
平面の微細化の限界はどこですか？
大きなキャパシタが、スケーリングと3D集積の両方で足かせになります。面積を詰めるほど、キャパシタを深く掘るか高く積む必要が出ます。
2 つの積み方はどう違いますか？
2D積層は平面層を重ねるので、工程の繰り返しが層の数だけ増えます。真の3D積層は、3D NANDに着想を得た縦型トランジスタを一体で作り込みます。
キャパシタはどうなりますか？
2T0C構成で外します。書き込み用と読み出し用の薄膜トランジスタ2個でセルを組み、読み出し側の寄生容量を記憶ノードに使います。
なぜ酸化物半導体を使いますか？
低温で成膜できて配線層の上へ載せられること、オフ電流が数桁小さく保持が伸びることの2つが理由です。ALDで段差に沿って薄く付けたIGZOのトランジスタも動き、3D DRAMへの足がかりとされています。
ロードマップ上の位置は何ですか？
2T0C IGZO-DRAMは、Yole Intelligenceの2024年報告で長期DRAMロードマップへ加えられました。
保持はどのくらいですか？
室温で10,000秒、85℃で7,000秒の実測があります。一般的なDRAMのリフレッシュ間隔の約1,000倍です。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- DRAMセルとは── 積層の邪魔になっている当の構造
- 酸化物半導体チャネルとは── キャパシタを外せる前提の材料
- データ保持とは── 電荷が小さくても成り立つ理由
- IGZOトランジスタとは── 素子としての特性の全体像