3D NAND（BiCS FLASH）とは

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3D NANDとは、メモリセルを縦方向に積み重ねたフラッシュメモリです。 平面の微細化が限界に近づいたため、セル1個の寸法を保ったまま縦へ積み、2D（平面）フラッシュメモリの容量を超えます。そのかわり負担は加工と接合へ移りました。段数が増えるほど積層膜を貫く穴は深くなり、その穴を上から下まで同じ形で開ける必要があります。キオクシアのCBAは、セルアレイとCMOS回路を2枚のウェーハに分けて作って貼り合わせ、セルアレイ形成の熱負荷をCMOSから切り離しました。

平面の微細化は、電子の減少とセル間の干渉で頭打ちになった

平面のNAND型フラッシュメモリは、セルを小さくすることで容量を増やしてきました。微細化が進むと、メモリセルどうしが近いことで意図しない電流が流れ、1個のセルに蓄える電子も減って、ごくわずかなリークがデータの安定性を左右するようになりました¹。

3D NANDは同じ寸法のセルを縦へ積むので、床面積あたりの容量は段数の分だけ増え、セル1個の余裕は保たれます。キオクシアは2007年に3Dフラッシュメモリ技術の開発を先導しました²。同社のBiCS FLASHが、この三次元の垂直セル構造です。1987年に世界初のNAND型フラッシュメモリを発明したのも同社です。

一括加工なら、何段積んでも穴を開けて埋める回数は同じ

平面構造のフラッシュメモリを下から順番に積み重ねると、メモリ層を1層足すたびに構造を作る手間も増え¹、積むほどお金がかかりました。段数をそのまま工程数へ換算すると、容量あたりの製造コストが上がります。

BiCS FLASHは、作る順番を入れ替えました。まず制御ゲートになる板状の電極と絶縁体を交互に積み上げ、面に対して垂直に一気にたくさんの穴を開けます。この段階がパンチです。次に、穴の内側に電荷蓄積膜と柱状の電極を埋め込みます。この段階がプラグです。

一括加工の3段階

電極と絶縁体を積んでから全層を貫く穴を一度に開け、電荷蓄積膜と柱状の電極を埋めます。柱が電極の板を貫く所がそれぞれメモリセルになるので、段数が増えてもパンチとプラグは1回です。

電子は、円柱の中心を通る電極と電荷蓄積膜の間でやりとりされます。穴が板状の電極を1枚貫くたびにその深さへ1個のメモリセルができ、板状の電極がそのセルの制御ゲートになります。読み書きするセルは、ワード線・ビット線・選択ゲートへかける電圧の組み合わせで電気的に選びます。段数を増やしてもパンチとプラグの回数は同じで、すべての層のメモリセルを一気に作るため、平面構造をそのまま積む方法より製造コストが下がります。キオクシアは2007年に、この一括加工技術のコンセプトを学会で発表しました。

積むほど穴が深くなり、積層数の競争は加工の競争になる

積層した膜を貫いて上から下まで同じ形の穴を開けるため、段数が増えるほど穴は深くなり、アスペクト比が上がります。穴が途中で細くなればその深さのセルは狙った特性の許容範囲を超え、曲がれば隣の穴と干渉します。深い穴を垂直に保つ技術としてDRIEのような手法が要るのは、この寸法の要求からです。

深い穴に求められる形

段数が増えるほど穴は深くなり、アスペクト比が上がります。下で細くなればその深さのセルが許容範囲を外れ、途中で曲がれば隣の穴と干渉します。

SK hynixは、3D NANDで物理的な積層の限界を越えるための新しい構造と材料の研究を進め、ハイブリッドボンディングやFeNANDのような次世代のセル技術とプロセス技術も並行して開発しているとしています³。

積層数は7年で3倍を超え、第10世代で332層に達した

キオクシアは2015年に48層、2018年に96層、2020年に112層、2022年に162層のBiCS FLASHを製品化し¹、2023年3月時点で200層を超えました。2015年の48層から2022年の162層まで、7年で3倍を超えています。

BiCS FLASHの積層数

キオクシアのBiCS FLASHは2015年の48層から2022年の162層まで7年で3倍を超え、第8世代で218層、第10世代で332層に達しました。

第8世代はワード線を218層積み、メモリ密度を18.3Gb/mm²に高め、1Tb TLCの製品でデータ読出し時間40μs、データ書込み速度205MB/s、インターフェース速度3.2Gbpsを実現しました⁴。この218層の製品は4プレーン動作の1TbのTLCとQLCで展開され、平面方向のスケーリング技術も採用して、ビット密度を前世代より50%以上高めました。BiCS FLASHはスマートフォン、PC、データセンター、自動車などに大容量の記憶デバイスとして搭載されています⁵。

キオクシアは2026年7月3日に、第10世代BiCS FLASHの1Tb TLC製品のサンプル出荷を始めました。積層数を332層に増やし、平面方向にも高密度化して、ビット密度を59%高めています⁶。NANDインターフェース速度は第8世代より33%速い4.8Gb/秒に達し、電力効率は書き込み時に18%、読み出し時に30%改善しました。主な搭載先はエンタープライズ・データセンター向けSSD製品で、同社はAI向けストレージ需要に応える製品ラインアップを強化します。

積層数と多値化は別の軸で、払う代償も別

積層数はセルを縦に何段積んだかを指し、多値化は1個のセルへ何ビット記憶させるかを指します。積み重ねる多層化は単位面積あたりのメモリセルの数そのものを増やし、多値化は1つ1つのメモリセルに記憶できるデータの量を増やします⁷。多値化では電荷蓄積膜の電子数を細分化して、しきい値電圧の分布を3個以上作ります。8個の分布を作れば8種類のパターンを記憶でき、1つのセルで3ビット分のデータを持てます。これがTLCです。

1つのメモリセルに記憶するデータは、SLCが1bit、MLCが2bit、TLCが3bit、QLCが4bitです。Nビットのセルでは、しきい値電圧分布の数やパターンの種類が2のN乗個になり、QLCに当てはめると2の4乗で16個です。読み出しでは、蓄えた電子の数で動いたしきい値電圧がどの分布に入るかを見て、記憶しているビットを決めます。

多値化としきい値電圧の分布

Nビットのセルは2のN乗個のしきい値電圧分布を持ち、Nが大きいほど分布は細く、間隔は狭くなります。QLCでは16個になり、書き込みも読み出しもゆっくりになります。

多値化の代償として、Nが大きいほど分布を細く保つため、書き込みをゆっくり行う必要があります。しきい値電圧の間隔も狭くなるので読み出しもゆっくりになり、寿命はNが小さいセルより短くなります。容量を増やす2本の道のうち、縦へ積む道は加工の負担を、1セルあたりのビット数を増やす道は速度と寿命を払います。製品の仕様表に332層とQLCが並んでいれば、その製品は2本を同時に進めた結果です。

BiCS FLASHとV-NANDは、同じ構造につけた社ごとの商品名

3D NANDはこの構造の総称で、BiCS FLASHはキオクシアの商品名です。サムスンは、同じ考え方の製品をV-NAND（Vertical NAND、垂直NAND）と呼んでいます。

サムスンの3D V-NANDフラッシュメモリは、従来は1層に配置していたセルを三次元に垂直へ積み重ねたNAND型フラッシュメモリで、従来の2D NANDプロセスの微細化の限界を越えるために開発されました⁸。この構造はセル間の干渉を大幅に減らし、セル特性を改善します。開発の理由はキオクシアと同じで、名前が入れ替わっても、セルを縦に積む骨格は共通です。

CBAは、CMOSを別に作ってから銅で直接貼り合わせる

キオクシアのCMOS directly Bonded to Array（CBA）は²、メモリのアレイと、それを制御するCMOS回路を別々に作ってから直接接合する方式です。分ける理由は、メモリのアレイとCMOS回路とで、適したプロセス温度が別だからです。メモリのアレイは深い穴を開ける工程を通り、高い温度もかかります。CMOS回路は、そうした条件を避けたい側です。同じ基板の上で順に作れば、後から来る工程の条件が先に作った側へ影響します。

従来のCUA構造では、CMOSを形成した後に続けてセルアレイを作る必要があり、セルアレイ形成時の熱負荷がCMOSの性能を制限していました。CBAではCMOS周辺回路とセルアレイを別々のSiウェーハ上に作り、表面にCu bonding padを形成してから、Cu direct bondingプロセスで表面どうしを貼り合わせ、pad間を電気的につなぎます⁹。CMOS周辺回路とセルアレイのそれぞれに最適なプロセス温度を使え、CMOSとセルアレイをつなぐために必要だったHARC（高アスペクト比コンタクト）が不要になって、低抵抗のCuを使えるようになりました。その結果、セル電流が35%向上し、3.2Gbpsのインターフェース性能を実現し、チップ面積も縮みました。

CMOSとセルアレイの作り分け

CUAではセルアレイを作る熱がCMOSにかかり、CMOSとアレイをHARCでつなぎます。CBAは2枚のウェーハに分けてそれぞれ適した温度で作り、表面のCu bonding padどうしを直接貼り合わせます。

温度の制約が外れた効果は、セルの特性にも出ています。第8世代では、従来の作製方式ではCMOS回路への悪影響のために使えなかった高温プロセスをセルアレイの作製に用いて、メモリセル間の干渉を抑えています⁴。貼り合わせの工程はCu direct bondingで、ハイブリッドボンディングのように誘電体と金属を同時に直接つなぐ手法が使われます。3D NANDの進化は、積層の工程だけでなく接合の工程にも支えられています。

第8世代は、CBAとあわせてOPS（On Pitch SGD）も適用しています。OPSは、選択ゲート分離体をメモリ機能を持つメモリストリングの間に配置し、ダミーメモリストリングを削除してメモリ密度を高める技術です。第10世代の発表では同じ技術をOn Pitch Select Gate Drain（OPS）と表記しています。こちらは未使用のメモリホールを削除してビット線を短くし、ワードラインの容量を減らす技術です。縦へ積む工夫と、平面方向の無駄を削る工夫が、同じ世代に同居しています。

よくある質問（FAQ）

3D NANDとは何ですか？

セルを縦方向に積み重ねたフラッシュメモリです。キオクシアのBiCS FLASHは三次元の垂直フラッシュメモリセル構造で、2D（平面）フラッシュメモリの容量を超えられます。

なぜ縦に積むのですか？

平面での微細化が限界に近づいたためです。セルを小さくするほど蓄えられる電子が減り、隣のセルとの間に意図しない電流も流れます。縦へ伸ばせば、1つあたりの寸法を保ったまま容量を増やせます。

いつから開発されていますか？

キオクシアは2007年に3Dフラッシュメモリ技術の開発を先導し、同年にBiCS FLASHの一括加工技術のコンセプトを学会で発表しました。同社は1987年に世界初のNAND型フラッシュメモリを発明しています。

積層数が増えると何が難しくなりますか？

深い穴を垂直に、上から下まで同じ形で開ける必要があります。積むほど穴は深くなってアスペクト比が上がり、途中で細くなったり曲がったりすれば、その段のセルが使えなくなります。

CBAとは何ですか？

キオクシアのCMOS directly Bonded to Array（CBA）です。メモリのアレイと、それを制御するCMOS回路を別々のウェーハに作り、表面のCu bonding padどうしを直接接合します。

なぜCMOSを別に作るのですか？

メモリのアレイとCMOS回路とで、適したプロセス温度が別だからです。別々に作れば、従来はCMOSを傷めるため使えなかった高温の工程をセルアレイに使え、第8世代ではそれでセル間の干渉を抑えています。

一括加工とは何ですか？

板状の電極と絶縁体を交互に積み上げてから、面に対して垂直に一気にたくさんの穴を開け（パンチ）、その穴の内側に電荷蓄積膜と柱状の電極を埋め込む（プラグ）手順です。すべての層のメモリセルを一度に作るので、製造コストが下がります。

積層数はどこまで増えていますか？

キオクシアは2015年に48層、2018年に96層、2020年に112層、2022年に162層のBiCS FLASHを製品化し、2023年3月時点で200層を超えました。2026年7月3日には、332層の第10世代BiCS FLASHの1Tb TLC製品のサンプル出荷を始めました。

TLCやQLCは積層数と同じ意味ですか？

別の軸です。積層数はセルを縦に何段積んだかを指し、TLCやQLCは1個のセルに何ビット記憶させるかを指します。1つのメモリセルに記憶するデータは、SLCが1bit、MLCが2bit、TLCが3bit、QLCが4bitです。

V-NANDとBiCS FLASHは同じものですか？

構造の考え方は共通で、社ごとの商品名が別です。BiCS FLASHはキオクシアの商品名で、サムスンは同じ考え方の製品をV-NANDと呼び、従来1層に配置していたセルを三次元に垂直へ積み重ねたNAND型フラッシュメモリと説明しています。

3D NANDはどこで使われていますか？

スマートフォン、PC、データセンター、自動車などに大容量の記憶デバイスとして載っています。キオクシアは第10世代BiCS FLASHを主にエンタープライズ・データセンター向けSSD製品に搭載し、AI向けストレージ需要に応える製品ラインアップを強化します。

1個のセルに記憶するビット数を増やすと何が起きますか？

Nビットのセルではしきい値電圧分布の数やパターンの種類が2のN乗個になり、Nが大きいほど分布を細く保つため書き込みをゆっくり行う必要があります。しきい値電圧の間隔も狭くなるので読み出しも遅くなり、Nが小さいセルより寿命が短くなります。

比較・違いを学ぶ

NAND型フラッシュメモリとは── 平面での容量の稼ぎ方

出典

9件を表示

1
キオクシア：3次元フラッシュメモリ「BiCS FLASH™」とはkioxia.com a b c
2
キオクシア：Memorykioxia.com a b
3
SK hynix：Future Memory Technologies／Evolutionary Memory 研究紹介research.skhynix.com ↩
4
キオクシア：BiCS FLASH™ 第8世代適用新技術の紹介kioxia.com a b
5
キオクシアとウエスタンデジタル、最新の3次元フラッシュメモリを発表（2023年3月）kioxia.com ↩
6
キオクシア：高性能、大容量、低消費電力を実現した第10世代BiCS FLASH™のサンプル出荷を開始（2026年7月）kioxia.com ↩
7
キオクシア：フラッシュメモリの大容量化を実現する「多値化技術」とはkioxia.com ↩
8
Samsung Semiconductor：3D V-NAND Flash Memorysemiconductor.samsung.com ↩
9
キオクシア：3次元フラッシュメモリ向けCMOS directly Bonded to Array（CBA）技術の開発kioxia.com ↩